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文本内容:
电子科技大学实验报告学生姓名ZYZ学号2014060103026指导教师DJ
一、实验项目名称Verilog组合逻辑设计
二、实验目的使用ISE软件和Verilog语言进行组合逻辑的设计与实现
三、实验内容1.3-8译码器的设计和实现2.4位并行进位加法器的设计和实现3.两输入4位多路选择器的设计和实现实验要求如下1.采用Verilog语言设计,使用门级方式进行描述2.编写仿真测试代码3.编写约束文件,使输入、输出信号与开发板的引脚对应4.下载到FPGA开发板,拨动输入开关,观察Led灯的显示是否符合真值表
四、实验原理1.74x138译码器是输出低有效的3-8译码器表1所示为74x138译码器的真值表表174x138译码器的真值表输入输出G1G2A_LG2B_LCBAY7_LY6_LY5_LY4_LY3_LY2_LY1_LY0_L0xxxxx11111111x1xxxx11111111xx1xxx111111111000001111111010000111111101100010111110111000111111011110010011101111100101110111111001101011111110011101111111根据3-8译码器的真值表,可得输出的函数表达式为根据上述函数表达式,可画出逻辑电路图为图13-8译码器的逻辑电路图
2.数据选择器的逻辑功能是根据地址选择端的控制,从多路输入数据中选择一路数据输出因此,它可实现时分多路传输电路中发送端电子开关的功能,故又称为复用器(Multiplexer)并用MUX来表示表22输入1位多路选择器的真值表数据输入选择控制S输出YD0D
1000001001...。