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文本内容:
Verilog编码规范(仅供内部使用)拟制:xxx日期xxx审核:审核者日期yyyy-mm-dd批准:批准者日期yyyy-mm-dd版权所有侵权必究修订记录修订日期修订版本描述修订者目录TOC\o1-3\h\z1命名规范62代码编写规范
82.1版面
82.2编写代码规范83电路设计规则
173.1时钟
173.2复位
173.3避免LATCH
183.4避免组合反馈
183.5赋值语句
183.6case语句和if-then-else语句
193.7状态机
193.8异步逻辑214模块划分215提高可移植性的编码风格
215.1采用参数化设计
215.2采用独立于工具平台和工艺库的设计
225.3尽量使用已经得到验证的IP226其他一些设计建议237附件258参考文档30基本原则简单,一致,可重用简单指尽量使用简单的语句,尽量使用简单的设计,尽量使用简单的时钟,尽量使用简单的复位一致指尽量保持代码风格一致,尽量保持命名一致可重用指有成熟的IP尽量使用IP,设计的代码要尽量可重用1命名规范给信号命名就像给孩子取名字一样,有区别,有根源,有深度,还有一点,要简单,别冗长有区别指取名字不要一样,假如大家只有一个手机号码,那这个号码还能有什么用处?有根源指取名字要能象姓氏一样,让人一看就直到是张家的后代而不是李家的有深度就是取名字要有涵义,张一张二张三虽然也是名字,但是请考虑一下被取名字人的感受简单点,几十个字母长的名字,打字的和看字的都累大小写规则只有parameter,`define和module名称才能享受大写Module名应与文件名保持一致(文件名是小写),假如不想在设计后面遇到麻烦的话不要尝试使用任何保留字,因为他们已经被保留了不要重复使用同样的名字去命名不同的数据(建议)对module名加”_LVx”的后缀,...。