数字逻辑实验报告-Verilog时序逻辑设计

电子科技大学实验报告学生姓名任彦璟学号2015040101018指导教师吉家成米源王华

一、实验项目名称Verilog时序逻辑设计

二、实验目的掌握边沿D触发器74x

74、同步计数器74x

163、4位通用移位寄存器74x194，的工作原理设计移位寄存器74x194设计3位最大序列长度线性反馈移位寄存器（LFSR LinearFeedbackShiftRegister）计数器设计同步计数器74x163

三、实验内容1．设计边沿D触发器74x742．设计通用移位寄存器74x1943．采用1片74x194和其它小规模逻辑门设计3位LFSR计数器4．设计4位同步计数器74x163

四、实验原理74x74逻辑电路图74x194逻辑电路图3位LFSR逻辑电路图74x163逻辑电路图上图的设计可以采用门级描述，也可以采用教材《数字设计—原理与实践》（第4版）第525页的表8-20中的行为描述

五、实验器材（设备、元器件）PC机、WindowsXP、Anvyl或Nexys3开发板、XilinxISE

14.7开发工具、DigilentAdept下载工具

六、实验步骤实验步骤包括建立新工程，设计代码与输入，设计测试文件，设置仿真，查看波形，约束与实现、生成流代码与下载调试

七、关键源代码及波形图1．D触发器的Verilog代码源码如下仿真结果如下图所示检查输入输出关系，设计无误2．4位通用移位寄存器74x194源码如下:仿真结果如下图所示检验输入输出结果正常，设计无误3．3位LFSR计数器源码如下:仿真结果如下图所示检验输入输出结果正常，设计无误

4.74x163计数器源码如下3位LFSR计数器顶层设计模块仿真结果如下图所示

八、实验结论边沿D触发器负跳沿触发的主从触发器工作时，必须在正跳沿前加入输入信号如果在CP高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号移位寄存器D、2D、1D、0D为并行输入端；3Q、2Q、1Q、0Q为并行输出端；RS为右移串行输入端；LS为左移串行输入端...。