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毕业设计(论文)ADC转换器参考电压模块的版图设计学院信息科学技术学院专业姓名指导老师电子科学与技术文观上学号职称0601531013路良刚高级工程师中国·珠海二○一○年五月北京理工大学珠海学院毕业设计(论文)诚信承诺书本人郑重承诺我所呈交的毕业设计(论文)《ADC转换器参考电压模块的版图设计》是在指导教师的指下,独立开展研究取得的成果,文中引用他人的观点和材料,均在文后按顺序列出其参考文献,设计(论文)使用的数据真实可靠承诺人签名日期年月日摘要版图设计是决定良率高低的一个重要环节,按设计自动化程度来分可将版图设计方法分成手工设计和自动设计两大类按照对布局布线位置的限制和布局模块的限制来分则可把设计方法分成全定制和半定制两大类由于制造工艺水平的提高,特征尺寸的减小,各种寄生参数对电路的影响也越来越大,在版图设计中有越来越多的问题要考虑本文首先是分析比较了各种高速模数转化器的特点之后采用Cadence公司的Virtuoso定制设计平台,使用全定制的的方法对一个ADC参考电压电路进行版图设计,ADC参考电压电路使用了cmos工艺,量程为
0.5V,在版图时调用Cadence公司提供的90nm标准cmos工艺库用Spectre工具对电路进行了性能分析和仿真并在Cadence公司提供的工艺文件下完成了版图设计,详细的分析了版图设计的过程,介绍了DRC规则和LVS,然后使用Assura工具进行DRC和LVS验证,进行仿真的验证证明本论文的版图设计完全符合要求在最后还对一些DRC和LVS错误进行了分析关键词参考电压电路版图设计cmos工艺全定制后仿真AbstractLayoutdesignisanimportantpartoftheratedecisionaccordingtothedegreeofautomationdesignandlayoutdesignmethodscanbedividedintothedesignmanualandautomaticdesignoftwocategories.Accordingtotheplaceandroutelocationandlayoutoftherestrictionstolimitthesub-modulethedesignmethodscanbedividedintofull-customandsemi-customtwocategories.Sinceraisingthelevelofmanufacturingtechnologyfeaturesizedecreasesthevariousparametersonthecircuitparasiticeffectsalsogrowingintheterritoryofthedesignofagrowingnumberofissuestoconsider.ThispaperisacomparativeanalysisofthecharacteristicsofdigitalconverterusingCadenceVirtuosocompanyusethecustomdesignplatformforamethodofcustomizedreferencevoltagecircuitADClayoutdesign.ADCreferencevoltagecircuittomaintaintheuseofthecmostechnologyRangefor
0.5VcalledtheCadencecompaniestoprovidestandardcmos90nmprocessforusingthetoolsSpectrecircuitperformanceanalysisandsimulationandCadencetechnologycompaniestoprovidethedocumentstocompletethelayoutadetailedanalysisofthelayoutdesignprocesstheDRCrulesareintroducedanduseofAssuraToolsDRCandLVSverificationandsimulationtesttoprovethatthelayoutofthepaperfullymeettherequirements.IntheendsomemistakesofLVSDRCandanalyzed.KeyWords referencevoltagecircuitlayoutdesigncmostechnologyfull-custompostlayoutsimulation.目录TOC\o1-3\h\z\u摘要IAbstractII1绪论
11.1本课题研究的意义12版图设计方案
22.1版图设计工具简介23模拟数字转换器(ADC)简介
33.1工作原理
33.2模数转换器的种类
43.
2.1全并行结构模数转换器
53.
2.2两步式模数转换器
63.
2.3流水线模数转换器
83.
2.4流水线模数转换器的体系结构94电路分析
114.1参考电压电路
114.2电路模拟仿真结果115版图设计
145.1CMOS工艺概述
145.2单元版图设计
155.
2.190nm制造工艺综述
155.
2.2电容的版图设计
165.
2.3MOS管的版图设计
175.
2.4电阻的版图设计
195.3CMOS保护环设计
205.4天线效应的分析
215.5衬底噪声分析
225.6MOS管的匹配分析
235.7版图的总体设计
235.
7.1估算芯片面积
235.
7.2电源规划
275.
7.3布局
285.
7.4布线
295.
7.5版图优化
315.8版图356物理验证
386.1设计规则检查
386.
1.1DRC规则介绍
386.
1.2DRC操作
416.2电路规程检查
436.
2.1LVS介绍
436.
2.2LVS操作447版图错误分析
467.1DRC错误分析
467.
1.1OXIDE.X.1错误
467.
1.2METAL
1.SP.
1.2错误
477.
1.3CONT.W.1错误
487.2LVS错误分析498总结及讨论51参考文献52附录53致谢551绪论
1.1本课题研究的意义集成电路的出现与飞速发展彻底改变了人类文明和人们日常生活的面目集成电路是电子电路,但它又不同于一般意义上的电子电路,它把成千上百的电子元件包括晶体管,电阻,电容甚至电感集成在微小的芯片上,正是这种奇妙的设计和制造方式使它为人类社会的进步创造了空前绝后的器件,而使这种奇迹变为现实的是集成电路版图设计版图是集成电路设计的最后截断的产物,版图设计就是按照线路的要求和一定的工艺参数,设计出元件的图形并排列互连,以设计出一套供IC制造工艺使用的光刻掩模版的图形,称为版图或工艺复合图集成电路版图设计是实现集成电路制造所必不可少的设计环节,它不仅关系到集成电路的功能是否正确,而且也会极大程度地影响集成电路的性能,成本与功耗近年来迅速发展的计算机,通信,嵌入式或便携式设备中集成电路的高性能低功耗运行都离不开集成电路版图的精心设计,一个优秀的版图设计者对于开发超性能的集成电路是极其关键的集成电路版图设计是一门技术,它需要设计者具有电路系统原理与工艺制造方面的基础知识但它更需要设计者的创造性,空间想象力和耐心,需要设计者长期工作的经验和知识的积累,需要设计者对日新月异的集成电路发展密切关注和探索然而,集成电路版图设计不仅仅是一门技术,还是一门艺术设计出一套符合设计规则的“正确”版图也许并不困难,但要设计出最大程度体现高性能低功耗低成本,能实际可靠工作的芯片版图却不是一朝一夕能学会的事情最初,集成电路版图设计是在一种称为Myler的特殊纸张上用手工绘制的,这是一项既耗时有耗力的工作市场的需求和技术上的进步,急切需求人们开发出一套软硬件的解决方案来加快芯片的面市时间,尤其是是整个版图设计过程自动化此外,最终掩膜对精确性的要求,也在不断促使版图设计计算化但是在复杂的场合,有些程序的应用遇到了阻力,需要人工干预帮助解决问题人工设计得到的器件版图密度一般高于自动化版图设计和布线程序所得到的密度,因而人机交互式版图设计和布线程序得到了广泛的应用目前集成电路版图设计的工具很多,以cadence,mentor和synopsis等公司的产品占据了软件工具市场的90%以上的份额,国内有华大公司自主研发的九天软件系统2版图设计方案
2.1版图设计工具简介Cadence公司的virtuoso定制设计平台是一个全面的系统,能够加速差异化定制芯片的精确设计个人消费电子和无线产品已经成为当今世界电子市场的主导力量.这些设备对于新功能和特性的无止境的要求促进了RF,模拟和混合信号应用设备的前所未有的发展为创造满足该需求的新产品,IC设计师必须掌握精确的模拟数值—电压,电流,电荷,以及电阻与电容等参数值的持续比率这就是企业采用定制设计的时候全定制设计在让性能最大化的同时实现面积和功耗的最小化尽管如此,它需要进行大量的手工作业,需要一批有着极高技能的特定工程师此外,定制模拟电路对于物理效应更为敏感,而这在新的纳米工艺节点上进一步加强为简化设计定制IC的流程,并将其整合到终端产品中,半导体和系统公司需要精密的软件和流程方法,以达成迅速上市和迅速量产的目标Vrituoso定制设计平台提供了极其迅速而保证芯片精确的方式,进行定制模拟,RF和混合信号IC的设计主要优点通过数据库上的集成产品,解决了跨越各工艺节点的复杂设计要求,自动化约束管理有助于维持流程内以及广泛分布于设计链内的设计意图,高速全面的模拟引擎实现约束精炼全新的底层编辑器让设计团队可以在芯片实现之前探索多种设计结构,新的版图布置技术和DFM相结合,提供了尽可能最佳,最具差异化的定制芯片Virtuoso版图编辑器,在层次化的多窗口环境中使用全套用户配置和简单易用的纯多边形版图编辑特性来加快设计全定制通过可选的参数化单元(pcell)和强大的具有直接访问数据库功能的脚本语言SKILL,工具配置与其他相互操作可以获得额外加速性能易于生成和导航复杂设计,支持无限的层次及多窗口编辑环境加速版图输入,使用简单易用和便易于访问的编辑功能使用Pcell提高生产率与进行设计优化OpenAccess数据库可高效,高性能地处理大型设计完全层次化的窗口编辑环境Virtuoso版图编辑器提供在任一编辑会话中打开多个单元或模块的能力,或在同一设计不同视图帮助确认复杂一致性集成的全局视窗是个直观的导航助手,能在总体设计上下文内定位放大的详细区域优化性能的选择,缩,重画和其他常用的命令提高版图设计生产率VirtuosoAnalogDesignEnvrionmentVirtuosoADE Virtuoso模拟电路设计环境是Virtuoso全定制设计平台上的模拟设计与仿真环境,它是业界事实上的标准环境,用于仿真和分析全定制的模拟集成设计电路设计以及射频电路设计3模拟数字转换器(ADC)简介
3.1工作原理由于微电脑系统具备了快速运算,存储数据的能力,现在的机电系统中,微电脑所制作而成的控制器(controller)早已取代了旧时纯机械式或是电机机械式的控制机构微电脑内部之讯号模式,皆为数字讯号,即通常所谓的逻辑
[0]或
[1],逻辑0代表低电位,通常在微电脑系统中为0伏特,逻辑1代表高电位,通常在微电脑系统中为5伏特然而在自然界中的物理现象,当予以数量化之后往往是呈现连续的模拟讯号,因此若将外界物理量的变化量传入微电脑中进行运算,或是要由微电脑输出命令驱动装置时,就需要将讯号进行转化处理,图1即为利用微电脑控制系统的机电装置的数据讯息处理流程图1ADC模拟/数字转换过程可以用图2表示,过程主要有两项,首先要对欲转换的数据进行取样与保存(SamplingandHolding)然后再将汲取到的数据加以量化(Quantization),如此就完成了数据的转换其中的取样的目的在于将原始模拟数据一一提取,因此取样频率(Samplinggrate)越高则讯号越不容易失真,亦即分辨率越高;量化的目的则是在于将取样所获得的数据以0与1的组合予以编码,同样的量化的位数越高则分辨率越高图2图3则为ADC内部电路概念图,在图中开关S往复切换将输入Vi讯号取样,并且利用电容器C将取样后的讯号加以保存,然而在下一次取样后电容器的数据将会被更新,因此需要在下一次取样前将数据完成量化存储在微电脑的记忆单元中图3另一方面,为了要提高取样率已经转换的效率,在真实的电路设计上,往往利用多组的取样—保存回路,或是加上不同的比较电路至设计中,目前ADC大致有四类的设计,分别是回馈型(feedback-typeconverter)双斜率型dual-slopeconverter,并联型(parellelorflashconverter)以及电容充电型(charge-redisterbutionconverter)各类型ADC在转换效能与单位成本方面各有优缺点,例如就转化速度而言以并联ADC速度最快,而以分辨率而言则以双斜率型ADC较高
3.2模数转换器的种类在A/D转换器的发展过程中,出现了许多中体系结构不同的结构侧重于不同的需求,有的侧重于高精度,有的侧重于低功耗,有的侧重于低硬件消耗在当今各种A/D转换器中,按基本的转换原理划分,可分为奈奎斯特NyquistA/D转换器和过采样OveisamplingA/D转换器对于分为奈奎斯特NyquistA/D转换器,其主要特征是每一个被采样的模拟信号都被转换为唯一与之相对应的数字信号,即采样速率和转换速率相同而过采样型是一类通过提高过采样比(采样速率与转换速率的比值)来达到高动态范围的分为A/D转换器在目前所有的A/D转换器中,过采样是精度最高的,但由这类转换器从本质上是通过牺牲速度来换取高动态范围的,所以它的转换速率较低(一般小于10MS/s),这种转换器广泛用于音频处理,图像处理等低速,高动态范围领域目前,大多数的高速A/D转换都属于Nyquist型,其中包括快闪型,两步型,主从型,折叠插值型,积分型和流水线型等表
2.1是简单概括和比较了上述各个模数转换器结构和性能特点,同时明显的体现了模数转换器在速度,精度,功耗这三方面是重要的约束条件,他们之间并相互独立,而是存在相互联系,相互制约的辨证关系任何一个体系结构的模数转换器都无法使上述三个约束条件同时达到最优,而只能在它们之间折中表
2.1结构速度精度功耗典型应用全并行内插式快快低低高较高通信,雷达,高速数据读取两步式折叠式流水线较快中等中等数据通信,视频等逐次比较型算法型积分型中等较高较低音频,自动控制,仪表等过采样型较慢高中音频,通信等可见,在数据转换速率较高的场合(几十MHZ以上)可以采用全并行,内插型,两步型,折叠式,流水线等模数转换器结构结合高速高精度的设计要求,流水线式模数转换器在几个约束条件之间折中,而且功耗相对较低,因此是关注的重点
3.
2.1全并行结构模数转换器全并行结构的模数转换器最早出现于1969年,这种转换器的特点是结构十分简单,而且速度非常快,缺点是分辨率不高,一般在10比特以下,因此在目前的情况下,这种结构主要应用于高速,中等分辨率领域基本的全并行模数转换器通常是-1个并行比较器,参考电压和二进制译码电路组成的基准间隔为/即LSB如图
2.1所示该电路采用并行比较方式,模拟输入信号送入每个比较器,并于电阻分压网络提供的参考电压分别进行比较,然后把比较结果输入优先编码的译码器进行编码,并最终输出N位二进制代码这种结构的模数转换器实现一次变化只需要比较一次,所以其变换速度非常快,但是其缺点也是十分明显的,那就是需要的比较器的个数将随着转换器的位数n的增加而指数增加的对于一个10比特全并行结构的模数转换器,需要1023个比较器,这将消耗相当可观的功耗,占有的芯片面积和输入电容也与分辨率成指数关系;其次如此多的比较器都要靠一个采样保持电路驱动,相当于采样保持电路带了一个非常大的电容,这将使其建立时间显著增加,从而使A/D转换器的速度变慢;第三,每一个比较器的失调误差和电阻之间的匹配误差都将在A/D转换器中引入非线形误差,因此必须控制在1/2LSB之内,对于一个10比特精度的A/D转换器来说,要将误差控制在范围内是相当困难的,因此,比较器的输入失调限制了全并行模数转换器所能达到的分辨率为了提高它的分辨率,可以采取一些补偿措施,如采用自校零技术等但是分辨率的提高是以速度的降低为代价的所以,在CMOS工艺中,这种结构主要用来设计高速,中低分辨率的ADC图
2.
13.
2.2两步式模数转换器为了提高分辨率,并能保持较高的转换速率,在全并行模数转换结构的基础上,两步式结构模数转换器被提出,它的体系结构如图
2.2所示,这种A/D转换器由一个采样/保持放大器(SHA)两级位数相同的全并行模数转换器(分别用于高位和低位量化),一个D/A转换器和一个减法器构成全并行结构只需一步就得到完整的一组数据,而它一共需要两步才能产生一组数据图
2.2在第一步,采样/保持电路输入信号,在保持阶段,第一个模数转换器对信号进行量化,产生高位的数据MSB然后一个D/A转换器把这个数据变回模拟信号,并与输入的模拟信号相减第二步,减出的余量送入第二级模数转换器中量化,并产生低位的数据(LSB)最终输出的数据由高位数据和低位数据组成,由于低位数据的产生要经过两次A/D变换,因此两步式结构的转换时间要比全并行的结构长一些,但是仍然是非常快的然而,由于两步快闪需要的比较器远远少于同样位数的全快闪结构,因此大大地节省了功耗和芯片面积(例如,同样是10位分辨率,全快闪需要1023个比较器,而两步快闪由于每一个的比较位数都是5位,所以仅需要31+31=62个)两步式模数转换器的主要优点是减少了比较器的数目,因此它消耗的功耗,占有的芯片面积和输入电容都比全并行的模数转换器小不过,由于两次子模数转换都需要在采样保持电路的保持周期进行,因此需要三个时钟周期完成一次转换,整体转换周期长,转换速率不高信号在通信中增益,第二级比较器精度要求较高,不利于设计设计两步快闪结构经常被用于8位以上分辨率的高速应用中为了改进两步式结构的不足,图
2.3是一种改进的两步式结构与图
2.2的结构相比,它在余量输出和低位子模数转换器之间增加一个采样/保持电路在同步时钟控制下工作在第一个周期,输入采样/保持电路(SHI)对模拟输入信号采样,并把采样的值保持到余量计算完成,完成高位数据的量化;在第二周期,期间保持电路(SH2)保持余量值,同时低位A/D转换器进行转换的同时显然,由于增加了级间采样/保持电路,在低位A/D转换的同时,输入采样电路可以进行下一次采样这样,高位和低位快闪被级间采样/保持电路分成了两级,分别独立地进行高位和低位转换,因此使速度比改进提高了近一倍由于对高位和低位的转换相差一个周期,为了保证数据同步,要在高位数据后加一个移位寄存器对其延迟这样,在模拟输入信号和数字输出信号之间会有2个周期的延迟,这个延迟被称为转换器的“latency”图
2.3上面的这种操作方式就是所谓的流水线操作方式,改进的两步式模数转换器的结构其实就是流水线模数转换器的雏形它克服了两步快闪结构上的缺陷,充分地利用了硬件资源,是速度和精度达到了几乎完美的优化
3.
2.3流水线模数转换器1987年,第一个单片集成的CMOS流水线A/D转换器被设计成功此后的十几年,这种结构获得了不断改进,成为高速,高精度A/D转换器的主流产品流水线行ADC主要是针对全并行ADC的上诉缺点,在改进两步式模数转换器的基础上面,把模数变换分成了几个子变换部分来实现的如图
2.4所示,流水线结构模式周期有m级流水线来构成,每一级都包含了采样保持电路低分辨率的子模数转换器,子模数转换器电路,余量和增益电路(最后一部分没有DAC)电路工作时,前一级采样保持电路采集样本信号一路送入与其配套的子模数转换器变为k位二进制数字信号,另一路送入减法器与相应k位的子模数转换电路输出的信号相减,其结果经过放大后送入下一级采样保持电路,接着实现与前一级相同的运算与变换过程最后,由数字误差校正电路对每部分子模数转换器输出的数字信号统一进行校正,并最终输出n位二进制代码信号由于每级都有内部的采样保持电路,所以它们能够同时进行数据的转换,这就保证了流水线模数转换器每个时钟周期产生一次转换输出从整个转换过程来看,流水线工作方式可以看做是串行的,但就每一步转换来看,是并行工作的因而总的最大转换速率取决于单级电路的最大速度,而且,总的转换速率与流水线的级数没有关系总之,流水线模数转换器所完成的功能就是一个不断地求商取余数,并把余数放大相应的倍数,然后重复相同的操作直到达到最终所需要的结果l流水线结构的最大优势在于速度,精度,功耗等方面的很好的平衡,而且可以工作在更低的电压条件下两步式转换器虽然达到了降低硬件消耗的目的,但是它所需要的比较器数目仍然和转换器的分辨率成指数关系而且在第二个模数转换器中需要更高精度的比较器与两步式主要的不同之处在于
(1)流水线结构每一级均有采样保持电路,所以各级可以同步处理,提高数据输出的效率,这也正是流水线的概念
(2)级间放大器的增益大于1,后级的非线性效应会被前级的增益所衰减,降低后级电路的要求以进一步优化功耗和面积
(3)数字校正算法和亢余校正的技术,可以把电路非理想因素对线性的影响减到最小,放宽对比较器失调的要求,可以采用动态比较器减小功耗基于以上的这些特点,流水线行模数转换在保持较高转换速率的同时,其他路规模和功耗与分辨率接近线性关系而不是随分辨率提高大幅指数增加图
2.
43.
2.4流水线模数转换器的体系结构流水线结构的基本思想就是把总体上要求的转换精度平均分配到每一级,每一级的转换结果合并在一起可以得到最终的转换结果流水线结构的转化率几乎与级数无关每一级可以有不同的位数,最简单的1位,每一级只要1个比较器,缺点是没有校准位对于7位以上精度的转换器,必须要有校准功能每一级的亢余放大器放大输入信号与D/A转换器的输出信号的差值电压是整个电路的主要颈瓶随着每一级位数的增加,放大器增益G要求增大,同时,带宽也将按同比例大幅减小因此,如何确定流水线的每级转换位数是一个重要的问题,流水线结构的模数转换器每一级所完成的转换精度依赖于具体应用中要求的转换速度和转换精度因为它决定了为达到所要求的精度系统所需要的级数和级间增益倍数这些又决定了体现如何在面积和转换速度间取舍研究单级分辨率与线性的关系,可以得出结论从线性度的角度出发,希望大的单级分辨率,但若A/D转换器采用了亢余位和数字校正,且级间增益至少为2,则其对线性度的作用不大一般来说,一些低速高精度的模数转换器往往每级的转换精度较高,比如说每级4比特,而一些对速度要求较高的模数转换器往往每级的转换精度较低,最低的就是2比特对于N位的转换精度,流水线每一级内部需要一个放大倍数2的放大器来放大余数这一放大器的带宽决定了整个模数转换器信号通道的带宽图
2.5由于运算放大器的增益带宽乘积在一定的功耗和一定的工艺下市基本恒定的,所以放大器的闭环放大倍数越低,放大器的带宽也就越大,这个模数转换器的能达到的速度也就越高2比特/级的流水线结构非常简单,通道带宽最大,而且在设计过程中可以共用或者节省很多部件,因此一度获得广泛的应用从单机分辨率与速度,功耗的关系看,低采样率下,采用大的单级分辨率功耗较小,但存在与工艺相关的拐点频率,超过它之后,较小的单级分辨率功耗较小在高频A\D转换器设计中,采用最小的单级分辨率能获得最大的转化率及最小的芯片功耗4电路分析
4.1参考电压电路这是参考电压模块的原理图(图
4.1)图
4.1这个电路的输入为前一模块(采样保持电路模块)的两个相位差为180度的输出,通过ref10引脚输入10uA的电流,流过10个相互串联的电阻产生一个
0.5V的量程这个电路的两个输入信号产生一个共模信号,通过adc_cascode_opamp模块产生一个参考电压量程的原点
4.2电路模拟仿真结果在我们完成原理图输入,设置好元器件的参数后我们把电路做成一个sample模型S/H,新建一个电路,加入激励信号,如图
4.2所示图
4.2仿真测试电路进行参数设置如图(图
4.3)图
4.3使用Spectre工具,对电路仿真,进行瞬态分析,仿真波形如图(图
4.4)图
4.45版图设计
5.1CMOS工艺概述CMOS工艺技术是当代VLSI工艺的主流工艺技术,它是在PMOS与NMOS工艺基础上发展起来的其特点是将NMOS器件与PMOS器件同时制作在同一硅衬底上CMOS工艺技术一般可分为三类,即P阱CMOS工艺,N阱CMOS工艺,双阱CMOS工艺P阱CMOS工艺以N型单晶硅为衬底,在其上制作P阱NMOS管做在P阱内,PMOS管做在N型衬底上P阱工艺包括用离子注入或扩散的方法在N型衬底中掺进浓度足以中和N型衬底并使其呈P型特性的P型杂质,以保证P沟道器件的正常特性阱杂质浓度的典型值要比N型衬底中的高5~10倍才能保证器件性能然而P阱的过度掺杂会对N沟道晶体管产生有害的影响,如提高了背栅偏置的灵敏度,增加了源极和漏极对P阱的电容等电连接时,P阱接最负电位,N衬底接最正电位,通过反向偏置的PN结实现PMOS器件和NMOS器件之间的相互隔离P阱CMOS芯片剖面示意图
5.1图
5.1N阱CMOS正好和P阱CMOS工艺相反,它是在P型衬底上形成N阱因为N沟道器件是在P型衬底上制成的,这种方法与标准的N沟道MOSNMOS的工艺是兼容的在这种情况下,N阱中和了P型衬底,P沟道晶体管会受到过渡掺杂的影响早期的CMOS工艺的N阱工艺和P阱工艺两者并存发展但由于N阱CMOS中NMOS管直接在P型硅衬底上制作,有利于发挥NMOS器件高速的特点,因此成为常用工艺N阱CMOS芯片剖面示意图
5.2图
5.2随着工艺的不断进步,集成电路的线条尺寸不断缩小,传统的单阱工艺有时已不满足要求,双阱工艺应运而生通常双阱CMOS工艺采用的原始材料是在N+或P+衬底上外延一层轻掺杂的外延层,然后用离子注入的方法同时制作N阱和P阱使用双阱工艺不但可以提高器件密度,还可以有效的控制寄生晶体管的影响,抑制闩锁现象MOS工艺的自对准结构,自对准是一种在圆晶片上用单个掩模形成不同区域的多层结构的技术,它消除了用多片掩模所引起的对准误差在电路尺寸缩小时,这种有力的方法用得越来越多有许多应用这种技术的例子,例子之一是在多晶硅栅MOS工艺中,利用多晶硅栅极对栅氧化层的掩蔽作用,可以实现自对准的源极和漏极的离子注入,如图
5.3图
5.3自对准示意图上图中可见形成了图形的多晶硅条用作离子注入工序中的掩模,用自己的“身体”挡住离子向栅极下结构(氧化层和半导体)的注入,同时使离子对半导体的注入正好发生在它的两侧,从而实现了自对准而且原来呈半绝缘的多晶硅本身在大量注入后变成低电阻率的导电体可见多晶硅的应用实现“一箭三雕”之功效
5.2单元版图设计
5.
2.190nm制造工艺综述在这次的版图设计中我使用的是90nm工艺的标准元件进行版图设计的半导体是制造芯片的重要元件,更先进的半导体制造工艺,可以生产出体积更小、速度更快的芯片因此半导体技术的发展,特别是半导体制造工艺的发展,对芯片的性能起相当重要的作用从1995年以来,芯片制造工艺的发展十分迅速,先后从
0.5微米、
0.35微米、
0.25微米、
0.18微米一直发展到目前的
0.13微米,而新一代的
0.09微米工艺也已初显端倪而新工艺的进步也促使了术语的改变,过去我们常用
0.
18、
0.13mm(micronmetric,微米),以后就要把单位改成nm(nanometermetric,纳米、毫微米、十亿分之一米),避免术语不同造成的混淆,以迎接90nm制造工艺的时代我们常挂在嘴边的微米制造工艺实际上指的是一种工艺尺寸,指的是在一块硅晶圆片上集成的数以万计的晶体管之间的连线宽度按技术述语来说,指芯片上最基本功能单元门电路和门电路间连线的宽度采用90nm的制造工艺,就是指门电路间的连线宽度为90nm我们知道,1微米相当于1/60头发丝大小,经过计算我们可以算出,
0.09微米(90nm)相当于1/670头发丝大小别小看这1/670头发丝大小,这微小的连线宽度决定了芯片的实际性能为此,芯片生产厂商不计余力地减小晶体管间的连线宽度,来提高在单位面积上集成的晶体管数量采用90nm的制造工艺,与130nm工艺相比,绝对不简单的仅是连线宽度减少了4onm微米,而是芯片制造工艺上的一个质的飞跃90nm制造工艺的其它技术特性——
1.2nm氧化物栅极厚度,仅有5个原子层厚越薄的氧化物栅极越好,超薄的氧化物栅极可以提高晶体管的运行速度——晶体管长度仅为50nm,未来两年还可以进一步缩小目前的130nm工艺处理器的初始长度是70nm,现有大部分已经降到60nm——低K值(绝缘常量)的掺碳氧化物(CDO绝缘材料,减少线路与线路之间的电容,以提高芯片内的信号速度并降低芯片功耗这一绝缘材料通过简单的双层堆叠设计实现,非常容易制造迈入90纳米的技术,半导体前段工艺中的晶体管漏电leakage问题、SOI技术、光刻技术及后段工艺中的低介电质材料问题,都使厂商面临挑战因为线宽越来越细,晶体管漏电问题将更加严重,晶圆厂必须寻找新工具或方法,以防止电流跨闸外漏台积电在90纳米工艺的解决办法是将氮注入晶体管的闸极
5.
2.2电容的版图设计一个MOS晶体管能作为电容使用,但轻掺杂背栅增加了它的寄生电阻可以获得较好的结果是使用在重掺杂扩散区形成的氧化层电介质层薄膜在标准双极工艺中制备的MOS电容有时使用发射扩散区作为下极板除非工艺形成一个额外的薄层发射区氧化层,否则要求需要增加的一个掩模板来产生适当的电介质氧化层MOS晶体管不适于用作电容,但在CMOS工艺中它们是唯一的选择应该偏置用作电容的MOS晶体管,以避免电容在阈值电压附近泄漏,如图
5.4图
5.4电容工区这样就可以把器件放在两种正偏工作模式中积累态或强反型积累态要求对NMOS栅正偏,或对PMOS栅反偏偏压至少1V会保证晶体管工作在电容曲线的相对线性部分,这限制了电压变化大约±10%源和漏电极没有作用,只要器件工作在积累态就可去除作为电容的一个MOS晶体管有实际的串连电阻,大多数同下电极板相配合能通过使用适当长度的短沟道来最小化电阻,理想的是25μm或更少如果省略源和漏扩散区,那么背栅接触能在栅周围使用如图
5.5所示图
5.5电容版图当栅正偏并且阈值电压的总值加1V时,一个NMOS晶体管进入反型层当栅负偏时一个PMOS晶体管工作在强反型,偏置电压应超过阈值电压至少1V一个MOS电容工作在反型,要求源/漏电极接触沟道这些电极通常连接到背栅端子中反型工作的电容版图同典型的MOS晶体管相同
5.
2.3MOS管的版图设计图
5.6中分别是一个PMOS和一个NMOS有源区是定义MOS管可以形成的地方的扩散区间也就是说只有被有源区覆盖的部分才是MOS管的有效部分为了与阱well或者衬底substrate接触连接需要一个叫做P-imp层来决定形成P+型或者N-imp层来决定形成N+型而多晶硅在本图中的作用则是用来形成MOS管的栅电极蓝色的2条金属连线分别作为MOS管的漏极电极和源极电极在本设计中我们采用的是n阱CMOS工艺则衬底是p型低掺杂n沟道MOS管直接在衬底上制造在图5-6右图中NMOS需要选用N+最外面红色部分是氧化层,增加管子的驱动电压,有了它才可以达到
2.5v因为一般nMOS晶体管衬底接VSS低电源端所以为了让p型衬底与VSS接口接触要采用P+而p沟道MOS管则需要做在n阱上然后采用P+因为一般PMOS晶体管衬底接Vdd高电源为了让作为PMOS衬低的n阱与Vdd接口接触采用N+用绿色表示的多晶硅被红色氧化区覆盖的部分才作为MOS管的有效栅电极该栅与有源区形成的矩形宽边方向就是MOS管子的有效沟道长度L而矩形长边方向则是沟道宽度W,所以矩形的长宽比就是管子的[W/L]图
5.6PMOS管和NMOS管MOS管的简化版图设计希望尽量得到正方形图案才是最紧凑的如果MOS的沟道宽长比比较大则版图上的MOS管是非常的瘦长的根据图
5.7的MOS管等效拆分原理这时我们可以适当的将一个沟道宽长比为[W/L]拆成n个宽长比为[1/n]*[W/L]的管子来表示,在版图则参看图
5.8进一步在版图上简化则可以将拆分后的管子的源极或者漏极重叠在一起参见图
5.9图
5.7MOS管的拆分原理图
5.8版图拆分图
5.9版图合
5.
2.4电阻的版图设计为了对元件有一个全面的理解,我们下面分步介绍多晶硅电阻的制造工艺如图
5.10在这里采用硅片作为衬底材料在衬底上沉积一层多晶硅,这就是得到的电阻层,为了使电流流入多晶硅,必须设置连接点,因此,需要在多晶硅层上覆盖一层氧化层,它的良好绝缘性能将对以后的材料层形成隔离,防止在不需要接触的地方与下面的多晶硅短接接下来是在氧化层上刻蚀出接触孔,这些孔准确地位于需要与多晶硅接触的地方,因此称它们为接触孔在刻蚀了孔的位置沉积一些金属材料,金属填入了接触孔并于多晶硅接触,这两个接触点一个位于较高的电位,一个位于较低的电位,在电压的作用下,在多晶硅条上形成了电流然而在实际的情况是,当通过金属接触点去测量一个较小尺寸的电阻时,测量值高于预计值,那是应为在实际情况下,随着正方形尺寸变小,我们发现电阻值并不稳定,背离了我们以前的认识在制作中有很多的误差,如接触区误差,当接触孔被刻蚀的时候,实际的加工尺寸会存在一些不确定的误差,如果过刻蚀,即使轻微的,也会导致孔变大,因此,你得到的实际接触孔尺寸和宽度发生了变化当设计电器的时候,需要对这些有足够的认识,要考虑这些设计的误差制造商会提供工艺变化量,他们将为你测量这些误差,这种设计和实际尺寸之间的不同我们称为宽度的德尔塔(也称为公差,误差,变化量,尺寸变化,溢出或变化)此外还有体区误差,在类似接触的情况,多晶硅也存在过刻蚀或欠刻蚀(通常情况下,多晶硅加工将使其变小)因此,在计算体电阻时我们必须考虑和每个将有一个特定的数值,某种材料和工艺可能有一个误差范围,而另一种材料或工艺却可能有完全不同的误差,人们通过大量地硅片测试来确定每个项目的误差还有就是头区误差,如果体区主要是宽度变化引起误差,那么,电阻的头区也是一样,如果体区变长,则头区将变短,同样的如果接触区过刻蚀,则头区的长度也将变短图
5.
105.3CMOS保护环设计COMS设计比标准双型设计更容易引起闩琐这个弱点部分来源于现代CMOS越来越小的尺寸,部分来源于隔离系统的差别CMOS工艺通常用轻掺杂的外延层来代替双极型工艺中的垂直P+隔离轻掺杂会提高由跨过隔离层形成的横向双极型晶体管的增益,使少数载流子注入更容易触发硅可控整流器P型外延层的轻掺杂使它更难抽取衬底电流这种工艺多数依赖P+衬底来减少通过衬底闩所的弱点,但是需要对采用保护环来防止横向传导更加小心
1.避免闩锁效应最常见的Latchup诱因是电源、地的瞬态脉冲,这种瞬态脉冲可能的产生原因是瞬时电源中断等,它可能会使引脚电位高于vdd或低于vss,容易发生latchup因此对于电路中有连接到电源或地的MOS管,周围需要加保护环
2.容易发生latchup的地方任何不与powersupply、substrate相连的引脚都可能所以精度要求高时,要查看是否有引脚引线既不连powersupply,也不连substrate,凡是和这样的引线相连的源区、漏区都要接保护环
3.保护环要起到有效的作用就应该使保护环宽度较宽、电阻较低,而且用深扩散材料
4.N管的周围应该加吸收少子电子的N型保护环(ntap),ntap环接vdd;P管的周围应该加吸收少子空穴的P型保护环(ptap),ptap环接gnd双环对少子的吸收效果比单环好如图
5.11,使用了双环,最外围是P型保护环接地,内环N型保护环做在N阱里,接vdd图
5.11电容的保护环版图
5.4天线效应的分析干法刻蚀使用强电场产生等离子在刻蚀栅多晶硅和氧化侧壁间隔过程中,静电荷可能在栅多晶上积累得到的电压可能如此大以致电流可能从栅氧化层中流过尽管涉及的能量值通常不足以使栅氧层破裂,但仍可能会退化电介质层的强度,退化值与全部栅氧层面积除栅氧化层总电荷数的值成比例每个多晶硅区收集的静电荷同它的面积成比例连到大多晶几何图形的小栅氧区可能有不成比例的损害这种机构有时称为天线效应,因为充当天线的大面积多晶可收集流过脆弱栅氧层的电荷天线效应形成的栅氧层损害也在源/漏区离子注入中观察到天线效应的大小与曝露的导电面积和栅氧层面积之间比成正比在图形化多晶硅时,多晶硅是曝露的导体同样在图形化第一层金属时,金属是曝露的导体分离的面积比必须对每一导电层计算也可计算PMOS和NMOS栅氧层的单独比,因为两个不能在相同电压下击穿通常要求导体/栅面积比为几百才可产生明显的损害大多数版图不包括这样的几何图形,所以天线效应通常限制了管芯的一些位置图
5.12A显示了能产生足以激发这类失效导体/栅面积比的一个版图例子已经拉长了NMOS晶体管M1的栅引线以便于连接到晶体管M2上被延长的引线有足够危及晶体管M1的面积可以通过在连接到晶体管M2的多晶硅引线中插入一个跳线来消除这一脆弱性这一跳线极大地减少了连到M1栅氧层的多晶几何图形面积,反过来也降低导电/栅面积比率到安全值图
5.12A易发生天线效应的版图B能够添加金属跳线来免除在金属层刻蚀中也能发生静电损害连到扩散区的金属区很少有任何问题,因为这些扩散区提供了静电荷可以泄漏的路径最顶层的金属几乎不会发生天线效应,因为这一层上的每一图形都连到管芯的某块扩散区,但下面的金属不需要连接扩散区直到顶层金属层代替在刻蚀下层金属地过程中,没有连到扩散区的任何图形通过各层收集了有害的静电电荷可通过在最顶层金属层中插入短跳线最小化接触到小栅氧区下层金属的面积,以消除下层金属的天线效应
5.5衬底噪声分析衬底噪声产生原因源、漏-衬底pn结正偏导通,或者电源连线接点引入的串绕,使得衬底电位会产生抖动偏差,这称为衬底噪声解决方法a.对于轻掺杂的衬底,要用保护环把敏感部分电路包围起来b.把gnd和衬底在片内连在一起,然后由一条线连到片外的全局地线使得gnd和衬底的跳动一致,也可以消除衬底噪声c.场屏蔽作用每个block外围一层金属(ptap),使每单元模块同电势,而且模块之间不相互影响
5.6MOS管的匹配分析采用相同的指条几何形状,因为不同宽度和长度的管子之间匹配很差就算是最低匹配的器件必须有相同的沟道长度大多数匹配的管子需要比较大的宽度,并且通常分成几段或几个指条每一个这样的指条应当与其他指条具有同样的长度和宽度不要试图匹配不同长度和宽度的管子,因为实际宽度校政因子与长度正因子的变化是很大的将管子按相同的方向布置,那些不平行布置的管子易受应力和倾斜的影响,会造成它们的跨导有几个百分点的变化因为这样影响是很严重的,所以最低匹配的管子也应按相同的方向布置匹配的管子,特别是那些非全自对准的管子,应该有相同的手性保证每个管子在每个方向上包含相同数量的段数,从而满足这个条件保持匹配管子的版图尽可能的紧凑,MOS管的版图本质上是细长的,因此对各种变化特别敏感共质心版图不能完全消除这种敏感性所以我们应该尽可能紧凑地安排匹配的管子,这就通常需要把每个管子都分成许多指条如果可能,采用共质心版图,中度和精密匹配的MOS管要求某种形失的共质心版图,这可以通过将每个管子分成偶数指条并且将这些指条排成交叉的阵列匹配的管对应该被排成交叉耦合对来增加这种布局的对称性不要将金属横跨有源栅区,一旦可能,避免将金属横跨在紧密匹配MOS管构成的有源栅区将精密匹配的管放在芯片的对称轴上,应使精密匹配的管子阵列的对称轴沿芯片两个轴之一进行布局,如果设计中有大量匹配的管子,那么确保将优选的位置留给那些最关键的器件用金属条连接栅指,用金属条而不是用多晶硅连接中度和精密匹配的管子,为了简化栅极间的连接,最小匹配的管子可以用梳状多晶硅结构来连接
5.7版图的总体设计
5.
7.1估算芯片面积设计版图的第一步就是估算管芯面积每个电路模块或者单元的面积应该分别计算,这个管芯的面积等于所有单元面积加上布线,焊盘等面积之和由于对面积的估计总是向着好的方向发展的,所以细心的设计者通常会留有一定的余量集成电路版图需要进行详细的计划,一个有经验的设计者知道必须以什么顺序完成什么样的任务,从而使版图设计过程平稳进行,所有的器件都合适地放入各自指定的位置试图达到同样结果的新手不就就会发现做起来远没有看上去容易日以继夜的努力通常会由于没有预见到的其他因素前功尽弃大部分问题往往是由于对芯片面积的错误估算,器件位置的错误设计以及数量不足的布线通道造成的细心的设计者可以通过花上几个小时规划版图而避免上述大多问题的产生单元面积估算版图规划第一阶段的认为包括编辑设计中用到的所有单元的列表如有有详细的电路原理图,那么这项认为就是列出在顶层原理图中发现的单元,如果没有原理图,那么电路设计者必须准备一个基于规格说明的详细列表该列表应该只包含出现在顶层原理图的单元而排除所有位于原理图层次结构中较低层的单元设计者现在要估算每个单元所需的面积,一些单元已在前面的设计中完成了版图,从而通过测量可以很容易地得到精确的面积如果先前的设计中包含一个相似单元,那么这个单元的版图就可以提供一个新单元所需面积的近似值;如果没有先前的版图可供参考,那么单元面积就要由每个器件的面积计算得到下面将介绍怎样快速估算出不同类型器件所需的面,这些估计比如不够精确,但是规划者可以至少允许±20%的偏差面积估算通常按平方毫米或者千平方密耳给出其中1K㏕=
0.645㎜.电阻需要构造一个或者多个电阻需要的面积A可用下式估算A≈其中,R表示需要的电阻,R是采用的方块电阻,W是电阻的宽度,S是临近电阻条之间的距离因子
1.2用于估算虚拟(陪衬)电阻接触端头以及非理想布局所消耗的面积例如,
1.22K,2K/□的HSR,宽度为6um,间距为12um,将占用约7900um的面积,不同宽度或者不同材料的电阻要分别计算电容电容所占的面积取决于单位面积介电材料产生的电容值对于指状结电容,单位面积平均电容值可以参照已存在的电容计算得到根据氧化层厚度估算出来的面积比设计电容面积要小,因为没有包含接触和隔离间隔例如一个50PF指状结点测量面积为27500um,则该电容单位面积的平均电容值为
1.8fF/um纵向双极性晶体管纵向NPN晶体管和衬底晶体管的面积必须分别计算,但是两种器件的计算原理是一样的最小发射区器件所需面积等于其隔离岛的面积,而且最好是利用现有器件版图测量器件面积并不随发射区呈线性变化,因为发射区只占晶体管的一小部分通常不必费力计算小晶体管的精确面积值,对于发射区面积为最小发射区2-5倍的晶体管,可认为其面积等于150%的最小器件面积应粗略地拟定更大的晶体管,并以此为基础估算其面积图
14.1显示了一支发射区窄接触晶体管的草图根据所标明的尺寸,计算该器件的面积为38800um,其中发射区面积为4000um图
14.1横向PNP晶体管最小横向PNP晶体管所需面积可以通过测量现有器件的隔离岛面积获得更大的晶体管通常是在同一隔离岛内设置若干个相同的单器件构成或者沿着一条轴将晶体管拉长无论是那种情况,器件的面积都近似与集电区呈线性关系,分裂集电极晶体管需更大的面积,因此按照最小面积的150%计算每个此类型的面积MOS晶体管指状MOS晶体管的面积A可近似为A≈
1.3WL+S其中,W是栅宽,L是栅长,S是多指(multiple-finger)晶体管相邻栅条间的距离,因子
1.3用于估算晶体管阵列两端,阱间距以及非理想排布所消耗的面积,该公式得出的面积通常小于小晶体管所需的面积,尤其是在晶体管需要保护环或者独立阱的情况下MOS管功率晶体管MOS功率晶体管通常用其导通电阻R,基于器件模型或者SPICE仿真的面积计算不适合金属连线电阻基于测量特定导通电阻R的估算可给出更好的结果为获得所希望的R值,需要的面积为A≈变量R代表封装电阻,包括焊线和线框焊线占封装电阻的最大部分典型的直径25um的金焊线电阻约为25-50mΩ,更大直径的焊线或者并行设置的多焊线能够极大地减少该电阻值上式的精度取决以待测晶体管与用于测试器件的相似度,待测晶体管应由同样的栅长R和R值要在相同的栅源电压下测量,由于R随器件面积变化,因此晶体管的面积与测试器件面积的差别不应超过5倍此外,待测晶体管和测试器件的指结构大小应与金属连线图形非常相近计算单元面积单元面积A可以用下公式估算A≈P其中,表示所有单个器件面积的总和,排布因子P表示隔离和器件互连所消耗的面积已经非理想排布所浪费的面积采用单层金属的标准双极设计的排布因子一般为
1.5-
3.0这个范围内低端方向的值表示使用了精巧定制器件和大量器件合并的良好排布设计,而高端方向的值表示设计使用的是标准器件而且具有较少或者没有器件合并采用双层金属的标准双极设计需要更小的面积,排布因子一般为
15.-
2.0使用标准器件的双层金属模拟COMS或者BiCMOS设计时,排布因子通常可达到
1.4-
1.8除非单元使用特别大量的互连或者高密度逻辑电路否则三层金属工艺不会有明显的改善管芯面积估算有三个因素会影响到管芯整体面积所包含的电路,外围焊盘环以及将其同相邻管芯分开的划片线电路位于管芯中部,形成核(core);焊盘围绕管芯四周,形成焊盘环(padring)理想情况下,核和焊盘环都不会浪费空间,而实际的时间通常达不到这个目标在核限制型设计中,核载焊盘环内部紧密排布,但是没有足够的焊盘填充到环内(见图
14.3(A))焊盘见的缝隙通常用于ESD结构以及校正电路焊盘限制型设计中焊盘很多,以至于焊盘环内部保留的空间超出了核所需要的面积(见图
14.3(B))有时可以在第一圈焊盘环内部设置第二圈焊盘环,并使内焊盘与外焊盘错开这种类型的版图需要组装/测试部门仔细检查以确定是否可以进行生产估算过程必须在最后的面积估算结构产生前确定设计时核限制型还是焊盘限制型图
14.3估算管芯面积的第一步就是计算核面积A=RP+P其中,是所有单个单元面积的总和,是不包含任何单元内的功率器件面积总和,核电路不含焊点,微调焊盘,ESD器件,划封和划片线布线因子R用于表明顶层布线所消耗的面积,对于有数百个顶层信号的设计,在单层金属情况下,其典型布线因子值为
1.3-
1.5,双层金属为
1.2-.13,三层金属为
1.1-
1.2大量采用多晶硅布线的设计的布线因子值通常在上述范围内例如,采用一层金属和一层多晶硅布线的设计,布线因子值为
1.3;而只采用一层金属布线,则布线因子值为
1.4排布因子P表示单元间所浪费空间的面积,一个含有20-30个中等单元的管芯,其排布因子值为
1.1-
1.2含有很多非常大或者形状非常奇特单元的版图会有很大的封装因子相反,经工人优化的设计,封装因子值达到接近1然而,人工优化需要花费额外的时间和精力,尤其是对于较大的设计更是如此下面的公式计算了正方形管芯的估算面积A A=(+2W+W)设计规则将规定划片线宽度W,通常是75-125um焊盘环宽度通常是焊盘宽度的130%设计规则通常会规定焊盘的最小尺寸对于金丝球焊线,最小焊盘宽度等于焊线直径的2-3倍根据这些原则,一根直径为25um的金线需要75um的焊盘和100um的焊盘环这些近似足以面积的初步估算,但是最终面积估算结果只有等到焊盘环构造完成后才能决定
5.
7.2电源规划电源规划是给整个芯片供电设计出一个均匀的网络,它是芯片物理设计中非常重要的电源线是芯片上最为普遍的信号考虑这样几个特性电源线实际上会连接每一个门或模块;封装上有多个VDD和VSS引脚;并且它们要传输很大的电流,因此电源线必须要有合理的尺寸当为一个设计做规划版图的时候,首先要考虑的事情就是进行电源需求的规划电源线在规划要放在模块的周围,并通到模块为了可以在版图上规划并实现电源布线我们必须要进行功耗估计,然后根据功耗需求的最小电源线尺寸要为新的芯片提供推断数据,我们需要注意以下方面的内容
(1)工艺常数的区别例如,金属固有的电阻和电容是否有区别,电迁移是否有明显的不同
(2)检查所有的通孔和接触孔的工艺参数
(3)可以使用的金属布线层的数目,尤其是可以用来走电源线的金属层有了足够多的数据,我们就可以规划电源布线处理这个问题有很多方法,这里只给出两个基本的方法
(1)“树根”方法在这种情况下,电源线起始的部分尽可能的宽,随着电源供给到不同的模块,电源线的宽度也就越来越宽,这和树干有些相似
1.根据电迁率因素来决定电源的宽度,根据每一分支的电流来确定电源线逐渐减小的比率
2.当线上所有任意模块电源线电阻无须考虑时,才使用这种方法
3.在以前,大部分电源线布线工具使用这种方法
(2)“阻抗”方法这种方法和“树根”方法看起来很像,但是电源线逐渐缩小的比率是根据电源PAD和指定模块之间的计算电阻值来确定的电阻值的可容忍度是有电源线上可电压降决定的(这些事由欧姆定律计算的)
1.电源线的宽度是由电源线的电阻率决定的
2.要准确计算通孔的数量,这可以减少总电阻或让通孔不再是一个限制因素
3.选择金属电阻率小的金属层作为电源走线
4.在一些特殊或高速的芯片设计中,用多个金属层做电源线,其目的就是减少电源线的阻抗,移确保在芯片上的所有地方都有一致的电压在这次的版图设计中我使用的是“树根”方法来规划电源
5.
7.3布局在芯片的布图规划阶段完成设计的整体规划,在布局阶段则是其细节的实施由于我们在布图规划时完成了I/O单元和模块的布放,因此布局的任务就是主要对标准单元的布局在本次设计中,我把布局分成了三个过程
1.先分配子模块
2.作子模块的布局
3.所有的子模块完成后在顶层组装在进行版图的时候我们经常要求平衡的版图设计,即就是通过内部结构上的巧妙连接或者对称的版图来实现性能上的对称通常,设计对称化的电路会产生如下的结果
(1)减小功耗,设计人员都在想办法解决芯片的高功耗问题,并试图避免使用风扇来降低芯片的稳定,以确保其工作在最佳稳定下
(2)时序的对称在模拟和RF电路设计中,这一点尤其重要,因为在这些电路中,每个转换器件的时序都非常关键
(3)为了准确得到设计的对称性,需要定义更详细的连接模型在这次的设计中我使用平衡版图设计,如图
5.13图
5.
135.
7.4布线通道布线至少需要两层互连,其中至少包括一层金属和一层多晶硅非硅化多晶硅栅的薄层电阻为20-50Ω/□,而硅化多晶硅栅的薄层电阻通常不到5Ω/□许多信号允许插入短的多晶硅跳线特别是硅化多晶硅跳线另一方面,大多数信号不能接受长的多晶硅导线电阻这种考虑使得仅使用一层金属形成紧凑的布线结构非常困难,所以大多数现代设计至少使用两层金属多个金属层减少了对多晶硅走线的需要,但是使用少量的多晶硅仍可以帮助缓解拥挤的布线通道只有设计者仔细选择好那些信号使用多晶硅布线,那么长多晶硅连线的存在对电路的性能几乎没有或者完全没有影响在双层金属设计中,通道布线使得一层金属用于垂直布线,而另一层金属用于水平布线,具体那层金属垂直布线而那层水平金属水平布线并不重要图
14.9显示了两个布线通道的一部分以及两者之间的交叉点这个例子表明导线可以在布线通道的任意位置切换金属层只要所有连线都位于指定金属层,才可以保持这种规则的排布如果每个信号都依据方便程度而采用任意的金属层布线,那么设计很快就会由于存在大量不方便的金属跳线而变得混乱图
14.9连续层上的导线应相互垂直走线例如,三层金属连线应该与二层金属连线成直角同样,多晶层应与一层金属垂直连线成直角这种排列方式减少了多跳线的需要,从而最大程度地利用通道空间金属系统通常用金属间隔(metalpitch)加以说明,金属间隔等于最小绘制金属宽度和最小绘制金属间隔之和P=W+S例如,可以采用2um宽连线,相互距离为
1.5um的工艺,其金属间隔等于
3.5um走线通道的宽度可以由下式确定W=NP+S其中,W等于恰好容纳N个最小宽度连线的走线通道宽度继续上面的例子,一个可以容纳6线布线通道的宽度应为
22.5um、宽度W包括通道两侧连线与临近金属之间的距离为了确保最佳排布,通孔不需要加大的金属端头如果下面的不等式成立,该要求将被满足W≥W+2O这里,W是通孔的最小宽度,O是金属对通孔的最小交叠如果该不等式不成立,则应增大W例如,假设某工艺能够制造2um宽的金属连线,但要求通孔宽度为
1.5um为了在布线通道中保持适当的排布,设计者应将通道内的金属连线宽度增加至
2.5um增加的连线宽度浪费了一下面积,但却极大地简化了走线图
14.10(A)显示了增大通孔端头的版图,而图
14.10(B)显示了采用更宽连线重新排布的相同版图尽管存在一些浪费的面积,图
14.10(B)的版图去明显优于
14.10(A)图
14.10大多数设计中,两个或者三个布线通道承载了大部分信号,这些主布线通道通常在管芯中央附近的某个位置相交如果通道的宽度不足,这些交叉点很容易变成颈瓶作为一条保守的规则,每个主布线通道应包含容纳20%顶层信号的空间一个包含100个顶层信号的设计需要每个主布线通道有容纳20条连线的空间主要布线通道结构类似于平原上的水渠通路因为很难猜测需要布设连线的精确位置,而且一旦开始顶层互连会很难增加通道宽度,所以即使是最窄的通道也要能容纳3-5个信号多晶硅布线可以将主要布线通道的宽度减少约30%这种宽度的减少意味着三分之一的连线都可以和私有多晶硅排布水平和垂直布线通道中采用多晶硅布线会导致在主交叉点附近产生栅格锁,避免这种类型栅格锁的最好方法是使用多晶硅连线只按照一个方法排布,最好是与二层金属方向一致如果可能,应对齐最大(或最长的)主要布线通道以使其能够包含多晶硅
5.
7.5版图优化在这个章节我会对于由于器件引起的问题进行说明,并提出在版图时应怎么去版图以降低上面问题所引起的影响此外还列举一些优化版图的方法细长的晶体管存在的问题观察图示的MOS管的截面图(图
5.14),还记得在栅和器件的有源区之间有一层极薄的二氧化硅绝缘层吗?它是引起细长晶体管出问题的原因之一图
5.14按照电路理论,两个靠的非常近的平行板构成电容器,因此,每个CMOS的栅下有一个非常小的电容在栅的两边注入了N+杂质,栅的正下方是P-衬底,在栅极与P-衬底之间存在一个电容就MOS管而言,有氧化层绝缘是好的,也是必须的,但它引起的电容确实不好的对于细长的晶体管,不仅存在电容,细长的栅会引入一个一定大小的电阻这些不希望的电容和电阻被称为寄生元件它们是能量的消耗者寄生电阻与寄生电容对于器件的版图是固有的,但可以设法减小它们的影响让我们重新考虑细长的晶体管虽然事实上电阻和电容是沿着栅的方向均匀分布的,但是在图中,你却可以看到它们被作为独立的元件画在图中,好像是做在芯片上的实际器件,我们将理想化的晶体管连接在栅电阻的末端,栅电容则连接在栅极与衬底之间这是我们处理特定寄生元件的方法如果在晶体管栅极输入一个连续重复跳变的方波,则在理想晶体管的栅极(图上标准的A点)却不是相同的方波形式,代替以极快变化的上跳河下跳,波形的上升和下降变得缓慢了,寄生栅电阻减慢了寄生栅电容的充放点速度显然存在一个RC时间常数,栅电压按这个常数上升和下降,这些寄生元件阻碍了器件以最佳状态工作下面我们来讨论如何通过改变版图来改善器件特性(如图
5.15)晶体管栅的长度(即沟道长度)决定了晶体管开关的速度,因此栅的长度是不允许改变的,同时也必须维持相同的有效栅宽寄生电容的大小完全取决于穿越有源区的栅面积(栅长度乘以栅宽,称为栅区)应为不能改变栅长和栅宽,所以无法改变寄生电容,看来是处理不了这个电容了但是可以设法在不改变栅区大小的情况下减小寄生电阻图
5.15我们可以把单个晶体管分成四个小的晶体管(图
5.16和图
5.17)并把它们并联起来,这样安排的结构还是具有相同的栅宽如果连接正确就可以认为四个独立的晶体管与一个单个晶体管等效,每个晶体管的相同端必须被连接在一起,这样有效栅宽没有改变,但是寄生电阻减小了,每个独立的晶体管的栅宽只有原先的四分之一,这意味着每个栅的寄生电阻也只有原先晶体管的四分之一,此外,因为四个栅并联,按照基本电阻方程,四个相等的电阻并联其结构等于原先电阻的四分之一,这样的分裂所产生的总效果是寄生电阻只有原先细长电阻的十六分之一图
5.16图
5.17寄生电阻的减小使得RC时间常数也被减小晶体管现在可以更有地工作了这个技术没有限制,分裂多少个小晶体管取决于器件的大小以及其他的因素在这次的版图中我为了使MOS管的速度更快些实用了这个技术如图
5.18图
5.18版图优化在前面我们介绍了怎么去减小MOS管的寄生,下面我们就介绍优化版图,在前面我把一个当个晶体管(图
5.19)分成四个小的晶体管后,对于每个独立(图
5.200的晶体管仍采用ABC表示源,漏,栅图
5.19现在需要将所有A点连接在一起,所有B点连接在一起,所有C点连接在一起构成一个完成的器件连接图如下图
5.20我们知道芯片的面积直接关系到成本,芯片面积越小,成本越低,获利就越多,所有每个人都希望能够尽量节省空间,但是上面的连接方法浪费了大量的空间,我们也可进行改善比较聪明方法是利用源和漏互换的原理,将器件左右翻转(还是相同器件)如图
5.21图
5.21这样的话,两个B点式彼此相对的,两个A点也是一样,器件连接跟容易了,最后我们要求源-漏共用我们可以选择将第一,二个晶体管原先独立的源漏区合并(图
5.22),这个合并的区域既可以是一个晶体管的源,同时也可以是另一个晶体管的漏,继续后面的合并,直到所有的晶体管之间端点组接成对(图
5.23)这样我们不仅消除了晶体管的空间,而且通过合并器件的相关部分使空间更节省图
5.22图
5.
235.8版图提高关键部位器件的匹配度是版图设计中考虑的重要环节,在实际版图设计过程中,所能保证的只是两个或者过个元件之间的相对精度只要这些元件保持良好的几何对称性,就能够在存在工艺参数变化,温度漂移的环境下,各个元件的电学参数之间的比值相对保持不变在设计时,必须把对称性要求高的元件放得尽量的靠近,使得横向的跨度尽量小在版图上进行系统整体布局时候,要充分考虑模块之间的走线,避免时钟信号线对单元以及内部信号的干扰在布线时应该充分注意对称性原则线的宽带的选取要考虑流经电路的大小,电路越大线越宽第一层线尽可能的作为内部连接使用,第二层用了做VDD线GND线,数据总线和其它低电阻连线为了减少电容耦合,应避免把较长的第一层线通过有源区或多晶,也不可放在第二层上这是参考电压的总体版图(图
5.24)图中没有显示各个MOS管,在进行版图设计的时候我先把参考电压分成几个小的子模块,然后先设计各子模块的版图,然后再把各个子模块进行整合,最后做整体的布局和布线.图
5.24这是参考模块中的adc_casdode_opamp子模块的版图(图
5.25)图
5.256物理验证
6.1设计规则检查版图完成后需要做物理验证,首先是对版图进行设计规则检查(DRC)晶圆代工厂对各自不同工艺参数制定出满足芯片制造良率的同一工艺层及不同工艺层之间几何尺寸的最小值,这些最小值规划的集合就是版图设计规则为了提高DRC的效率,人们借助EDA工具将这些几何规则的最小值集合通过指定的语法表述转为EDA工具可以执行的设计规则文件(designruledeck或commandfile)对版图进行检查,因此DRC的主要目的是检查版图中所有因违反设计规则而引起潜在断路,短路或不良效应的物理验证过程设计规则并不代表芯片制造成功与失败的硬性分水岭,也许你会看到一个违反某些设计规则的版图流片(tapeout)后仍能正常工作,反之一个满足所有设计规则的版图却不一定能够正常工作设计规则检查可以有效全面地检查版图中所有违反设计规则的地方DRC检查的方法是将版图中所有几何图形也设计规则规定的尺寸,间距进行比较,并将所有违反规则的地方通过EDA工具以醒目的标识反标到版图中告诉设计者,设计者根据这些标识判断,修改错误
6.
1.1DRC规则介绍在这次版图设计中我使用的是Cadence公司提供的90nm工艺的规则文件这是规则文件的一部分(图
6.1)图
6.1它规定了各个金属线的宽度,间距等等这些参数的最小值下面我将介绍一些设计规则为了能更清楚的理解这些规则,首先对一下术语进行说明Spacing一个图形的外部边缘到另一个图形的外部边缘的距离Enclosure一个图形的外部边缘到另一个图形的内部边缘的距离Overlap一个图形的内部边缘到另一个图形的内部边缘的距离Buttiong一个图形的外部边缘跟另一个图形的外部边缘接触的地方下面将介绍一些规则(如图
6.2)图
6.2这个表列举了几个N掩埋层的设计规则,在这个表上我们看到这个设计规则的名称,它的最小值和这条规则的说明第一条规则,名称为NBL.W.1,它的最小值为
3.2um,这条规则规定了N掩埋层的最小宽度要求如图
6.3图
6.3第二条规则,NBL.E.1它的最小值为
0.4um,这条规则规定了N掩埋层和N阱之间的enclosure的最小值要求如图
6.4图
6.4与上面的说明一下,第三条规则规定了两个在不同电位的N掩埋层之间的间距要求如图
6.5图
6.5第四条规则规定了N掩埋层到没有连接关系的N阱之间的间距要求如图
6.6图
6.6第五条规则规定了N掩埋层与氧化层之间的间距要求如图
6.7图
6.
76.
1.2DRC操作AssuraDRC是性能全面的工具,支持交互式和批处理操作模式,使用层次化的处理,即便是对最先进的设计也能快速、高效地识别和改正规则错误为了减少DRC的错误,最好的办法就是对厂家的工艺了如执掌,这样自己在画版图的时候就可以避免很多的DRC错误在做DRC检查时,首先我们打开工具,设置好你要检查的版图路径和规则文件,还有一些参数设置,如图
6.1所示,接着点击OK开始检查图
6.1DRC检查设置版面检查完时会给你显示一个信息报告,提示那里有错或者没有错,有错的时候,我们要根据它的提示去修改错误,直到检查报告提示如图
6.2所示时,你的DRC检查才算通过图
6.2提示报告
6.2电路规程检查
6.
2.1LVS介绍电路规则检查(LVS)与DRC同属于物理验证过程,其主要目的是验证版图与电路原理图的电路结构是否一致LVS检查的内容可以概括为两点
(1).所有信号的电气连接关系是否一致大多数EDA工具都采用比较网表的方法实现LVS检查,其中一个是电路网表,电路网表可通过电路原理图得到,也可以人工写入,另一个则是从版图抽取出来的网表下面是一个网表表
6.1该网表描述了由两个反相器组成的缓冲电路(图
6.3)电路共有5个电气节点,即输入A,输出B,中间节点net1,电源节点V地节点V表
6.1M1net1AVVpmosW=2uL=1uM2net1AVVnmosW=1uL=1uM3Bnet1VVpmosW=6uL=1uM4Bnet1VVnmosW=3uL=1uEDA工具对电气连接检查包括输入,输出,电源信号,地信号以及器件所有连接节点如第二级反相器的输入与输出短接造成电路中B与net1成为同一节点图
6.4,使电路总节点数减为4个,与网表中5个节点数目不一致LVS就会报错因此LVS电气连接检查可以告诉我们电路中存在开路或短路问题图
6.3图
6.4
(2).器件类型尺寸是否一致这包括两个部分:
1.器件类型检查器件类型包括电阻,电容,电感等EDA工具判断器件是否匹配的方法是通过从版图与原理图中寻找名称相一致的器件实现的,工具从版图中抽取去它所识别的器件类型,不同器件类型对应各自的名称,再将抽取的器件名称与原理图的的器件名称做比较
2.器件数目与尺寸检查版图工程师处理宽长较大的MOS管会采用版图折叠的方法将其等效于多个晶体管的并联,同样,原理图中的一个电阻在版图中可能用几个电阻的并联来实现所有工具为避免在检查器件数目和尺寸是发生错误,做LVS前会对版图中的器件做归一化处理,将版图中的折叠,并联或串联的器件合并成一个再进行比较
6.
2.2LVS操作我们使用的是AssuarLVS工具,如图
6.5进行参数设置图
6.5在做LVS之前,AssuarLVS工具,会先根据你的版图提取出器件和连线关系,要求我们熟悉版图的层次结构,每层的具体功能,不然画错版图的几率就大LVS运行完之后,有不匹配的地方都会在版图和原理图上一一对应显示,这就要求我们去修改,直到如图
6.6所示,原理图和版图Match,这样物理验证就算完成.图
6.67版图错误分析在进行版图的时候我遇到很多错误,下面我将列出一些错误以及解决方法
7.1DRC错误分析
7.
1.1OXIDE.X.1错误错误如图
7.1所示图
7.1软件对于这个错误的提示,如图
7.2图
7.2根据错误提示窗口,我们可以获得这个错误的一些信息,这个提示说明了这个错误违反的是OXIDE.X.1这条DRC规则,并且还提示了在版图中有两处地方违反了上述规则如果当我们不是很理解这条规则的时候,我们可以查Cadence公司提供的工艺文件,这个文件对各个DRC规则都进行了详细了说明,为了防止设计者不理解文字说明还使用了图形说明上述的规则要求Oxide层必须被N+或P+或Nzvt层包含图形说明如图
7.3图
7.3根据规则的要求我们可以有两种方法去修改错误,一个是我们可以修改Oxide层的大小,使得它能被N+或P+或Nzvt层包含,另一种方法是修改N+或P+或Nzvt层的大小使他们包含Oxide
7.
1.2METAL
1.SP.
1.2错误错误如图
7.4所示图
7.4错误提示为图
7.5图
7.5这个错误是违反了METAL
1.SP.
1.2这条DRC规程这条规程要求两条METAL1金属线的距离最小值为
0.18um图形说明如图
7.6图
7.6这个错误是我们在版图的时候经常犯的错误,在我们进行布局的时候我们要充分考虑到这种类型的错误,否则在发生这种错误的时候会出现当我们修改了一处错误,可能会引起另一处出现相同的错误,最坏的结果是由于布线拥塞我们不得不对我们的布局修改,这会非常浪费时间修改这个错误的方法就是把两条金属线的距离增到大于小于
0.18um
7.
1.3CONT.W.1错误这个错误也是在版图设计的时候经常出现的,经常是成千上百的出现的可能我们修改了一出的错误,其他的相同的错误可能大部分消失这修改这类错误的时候,我们要耐心些错误如图
7.7所示图
7.7错误提示为图
7.8图
7.8这个错误违反了CONT.W.1这条DRC规则这条规则要求Cont必须为
0.
1200.12的矩形图形说明如图
7.9图
7.9造成这种错误的原因有两种一是我们在画cont的时候没有设置长和宽的值造成,如果是这种错误我们需要一个个去修改cont的值,另一种原因是,我们版图的时候可能把两个cont的重叠了,这时候我们需要把两个cont分成就行了
7.2LVS错误分析错误一如图
7.10所示图
7.10造成这个错误的是原理图的V的节点数与版图的节点数不同经过原理图和版图的比较和分析,我发现是版图的时候有些跟V相连的连线没有真正的跟V相连,造成了两者在节点数上的不同错误二如图
7.11所示图
7.11这个错误是在版图中有avc22等节点但是在原理图中却没有相应的节点,经过对原理图和版图的比较分析,我发现在在版图中有些本应相连的线没有相连,造成线路的开路,所以出现了很多的在原理图中没有的节点,修改了连接关系后错误消息错误三如图
7.12所示图
7.12这个错误是在版图中有avD726_1这个PMOS管,但是在原理图中没有对应的器件经过对两个图的比较,我发现原理我把NMOS管画成了PMOS了,所以造成了两个图的不对应,修改了之后错误消失8总结及讨论本课题是基于一个参考电压电路,完成一项全定制的版图设计版图设计中的关键因素,CMOS保护环,天线效应,衬底噪声,MOS管的匹配,以此为基础进行了总体版图的设计版图设计前首先是布图规划,对电路进行分析确定怎么去划分电路的模块,确定各个模块摆放的地方然后是对电源网络的规划,在这次的设计我使用的是“树根”方法接下来就是布局,对电路进行评估,了解各模块电路的大概面积,standardcell所占面积与其要布线的面积之比,根据评估的大小,对各部分进行大致的摆放,以达到最好的效果和连线方式再下来就是布线,规化走线空间和走线路径重要的是power和ground,和较为重要的线的整体走向,以达到简洁和安全采用90nm工艺模型,在CadenceVirtuosoADE平台下,Spectre仿真结果表明,本版图设计符合参考电压电路的要求此外,在本论文中我还介绍了一下DRC的规则和LVS,并列举了一下版图错误,分析了它出现错误的可能的原因以及修改的方法这次的毕业设计让我获益良多,首先是自己对于版图设计有了更近一步的认识,之前虽然在实习的时候有接触过版图设计,但是那时只是简单的去了解了一下版图设计的一些基本知识和简单的画了些基本的元件并没有做一个整体的设计,使得很多在设计时需要考虑的问题没有了解到,比如说细长晶体管的寄生参数的问题,通过了这次的设计我就知道了应该去版图去减少寄生参数除此之外我自己了解到很多关于版图方面的知识和版图的设计规则,对于该怎么去进行一个完整的版图设计有了一个大概的概念,也了解到了在进行版图的时候可以利用一下方法去优化我们的版图设计使得版图设计的面积和功耗变得更合理,但是也让我意识到了自己还有很多的不足比如说版图设计的知识的匮乏,这点尤其的明显的体现在进行版图设计规则的检查上,当我遇到问题时由于很多概念不懂和理解不清楚导致解决无法理解软件给出错误提示,使得修改速度缓慢,最后不得去翻阅工艺文件以便解决错误虽然这次的版图还是比较成功的,但是有些问题还是没有解决,比如说晶体管的寄生电容现在一直没有好的技术去减少这个寄生参数的大小集成电路的发展一方面是继续缩小器件的特征尺寸,大生产中的特征尺寸从深亚微米(
0.15-
0.25um)进入到纳米量级(35-50nm),大生产的硅晶片还会加大,目前以8in为主,12in已投产,到2015年左右可能出现16-18in的硅片制造技术另一方面是单片系统集成芯片,目前在一块芯片上已可以集成几亿个晶体管,因而已有可能将一个子系统乃至这个系统集成在一个芯片上,单片系统集成芯片对微电子设计而言是一场革命,传统的集成电路设计技术已难满足要求,设计方法和设计工具都需要新的变革参考文献
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2004.7附录参考电压的整体原理图(如图
9.1)图
9.1仿真测试电路图(如图
9.2)图
9.2致谢在完成这篇毕业论文之际,我要向在我本科学习生活的四年里给予我关心帮助的老师、同学、朋友们表示真挚的感谢首先我要衷心地感谢珠海南方集成电路设计服务中心给我提供良好的环境进行毕业设计特别是南方集成中心高性能的EDA工作站为我们顺利地完成毕业设计提供了良好的软件环境非常感谢我毕业设计课题的校内指导老师路良刚老师,是他的关心和指导让我能安心和更好的在校外完成毕业论文,特别感谢李毅师兄特别的抽了一天的时间给我分析电路,对于电路的理解更加的深刻,也给与了毕业设计论文总体框架的指导,以及毕业设计论文初稿的修改还要感谢我毕业设计课题的校外指导老师珠海南方集成电路中心的张志国老师,在我完成毕业设计的过程中,尤其是在Solaris、EDA工具的使用安装以及电路分析上,张老师给予了我耐心而详实的指导张老师谦逊友好的态度,诲人不倦,严谨求实的精神,以及在技术领域里广博而深入的知识见解,使我受益良多无论在理论上还是实验上,我深知,在这里能够顺利完成毕业设计是离不开张老师的关心和悉心指导的。