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通信专业毕业设计XXX课程设计(论文)毕业论文题目CDMA扩频同步通信系统的设计与仿真姓名__XXX__学号__XXX__班级__通信071501班_学院_电子信息工程学院指导教师__XXX2011年6月1日XXX课程设计(论文)任务书学院(直属系)电子信息工程学院时间2011年6月1日学生姓名XXX指导教师XXX设计(论文)题目CDMA扩频同步通信系统的设计与仿真主要研究内容本文主要研究了准同步系统的伪码同步技术及其实现CDMA扩频通信系统的同步问题,同步一直都是通信系统设计中非常重要的内容之一,特别是在CDMA移动通信系统中具有更加重要的意义,同步是数字信号的解扩、解调的前提研究方法在MAX+plusII环境下利用VHDL程序进行仿真主要技术指标或研究目标了解CDMA扩频同步通信的原理;学习伪码同步技术的基本理论;
3、利用MAX+plusII软件对伪码同步通信系统进行仿真,并且证明CDMA扩频通信系统的可实现性教研室意见教研室主任(专业负责人)签字年月日目录TOC\o1-3\h\z\u摘要IVAbstractV第一章绪论-1-
1.1扩频通信的原理及意义-1-
1.
1.1扩频通信的原理-1-
1.
1.2研究扩频通信的意义-1-
1.
1.3课题来源及意义-1-
1.2CDMA研究的现状-2-
1.
2.1CDMA技术简介-2-
1.
2.2CDMA技术的发展-2-
1.
2.3伪码同步技术的研究与进展-3-
1.3本文的主要工作和内容-3-第二章扩频编码序列-4-
2.1概述-4-
2.2移位寄存器序列-4-2.3m序列-5-
2.
3.1m序列的生成器-5-
2.
3.2m序列的特性-7-
2.4序列的相关特性-8-
2.
4.1序列的自相关性-8-
2.
4.2序列的互相关特性-8-
2.
4.3序列的部分相关特性-9-
2.
4.4伪随机码-9-
2.5小结-10-第三章伪码同步基本理论及设计框图-10-
3.1基本原理-10-
3.2同步原理框图介绍-10-
3.3粗同步原理介绍-11-
3.
3.1伪随机序列发生器-12-
3.
3.2相加和路器-12-
3.
3.3相关检测器-13-
3.
3.4相乘器-13-
3.
3.5积分器-13-
3.4细同步原理-14-
3.
4.1数字鉴相器(DPD)-15-
3.
4.2数字环路滤波器(DLF)-16-
3.
4.3数控振荡器DCO-18-
3.5小结-20-第四章伪码同步系统仿真及其实现-20-
4.1同步通信系统在maxplusⅡ中的实现-20-
4.2发端模块的实现-21-
4.
2.1和路相加器的实现-23-
4.
2.2伪随机码的实现-23-
4.3接收端粗同步模块的实现-24-
4.
3.1积分器DIGINT实现-25-
4.
3.2CMP1270模块的实现-26-
4.
3.3FD分频器的实现-26-
4.
3.4二选一多路选择器模块-26-
4.4接收端细同步模块-27-
4.
4.1delf0模块实现-28-
4.
4.2delayh0模块的实现-28-
4.
4.3dlcf模块的实现-28-
4.
4.4dco模块的实现-29-
4.
4.5fd31模块的实现-30-
4.5小结-30-全文总结-31-参考文献-32-附录VHDL程序-33-致谢-39-CDMA扩频通信同步系统设计与仿真摘要CDMA技术在数字蜂窝和个人通信业务的关键领域中已经充分展示了其高性能话音质量、系统可靠性、手机电池寿命等方面的优势正如国际电信联盟(IUT)所提交的建议显示的那样,第三代移动通信系统(3G)选择了CDMA同步技术是CDMA系统中的一项关键技术只有当CDMA接收机实现接收扩频序列与本地序列同步,才能解调出传输数据传统的CDMA通信系统有两种:异步码分多址系统A-CDMA和同步码分多址S-CDMA系统A-CDMA系统是一个随机接入系统,网络控制简单,但多址干扰的影响十分严重S-CDMA系统采用正交码时,解决了这个问题,但要求系统严格同步,不易实现考虑到同步CDMA的优越性及精确同步的不易实现,同步CDMA和异步CDMA的折衷方案—准同步CDMAQS-CDMA【21】越来越受到人们的重视本文着重论述了该CDMA通信系统中伪码同步的基本原理和实现方法,采用VHDL语言对这种新型CDMA同步系统进行了系统设计,并对其性能进行了分析和计算机仿真本设计采用的仿真设计环境是MAX+plusⅡ对VHDL描述的数字系统进行设计输入、功能仿真、时序仿真及器件编程在设计方法上,本课题采用了自顶向下的设计方法在设计过程中采用了边设计边验证的设计与验证相结合的设计流程,大大提高了设计的可靠性关键词同步码分多址捕获与跟踪可编程逻辑器件Thecodedivisionmulti-accessspreadingspectrumcommunicationsynchronoussystemdesignandfunctionsimulationAbstractInmobileradiocommunicationssystemsmuchattentionhasbeenpaidtocodedivisionmultipleaccessCDMAschemeduetoitsowncapabilitiestoprovidehigherfidelityreliabilityandbatteryoverconventionalradiocommunicationschemes.ThemultipleaccessschemesCDMAhasbeenchosewithrespecttothedemandsonthirdgenerationmobileradiosystem.Codesynchronizationisoneofthekeytasksineveryspreadspectrumreceiver.Ifitfailsnodatadetectionispossiblebecausethedecisiondevicereceiversinpracticeonlynoise.ThetraditionalCDMAcommunicationsystemincludes SynchronousCodeDivisionMulti-AccessS-CDMAandAsynchronousCodeDivisionMulti-AccessA-CDMA.A-CDMAisarandomaccesssysteminwhichnetworkcontrolissimplebuttheInterferenceMAIisveryserious.S-CDMAsolvethisproblemwhenuseorthogonalspreadcodesbutS-CDMAneedsstrictsynchronous.ConsideringtheadvantagesofS-CDMAoverA-CDMAwefocusontheschemeofQuasi-synchronousCDMA.BasedonanalyzingthegeneralperformanceofQS-CDMAweintroduceanappliedQS-CDMAsystem【18】anddiscussaboutthedesignofchanneltheestablishingandholdingofQuasi-synchronousTherationaleandimplementationmethodoftheInCDMAcommunicationssystempseudo-codesynchronizationisintroducedandtheVHDLlanguageisadoptinthesystemicdesign.Itsperformanceareanalyzedandverifiedbysimulation.InthisdesignMAX+plusⅡisusedasthesimulationsoftwareandsynthesissoftwareMAX+plusⅡbywhichthedesignentryfunctionsimulationtimingsimulationanddeviceprogrammingcanbedone.Thetop-downdesignmethodisusedasthemaindesignwayofthisproblem.Inthedesignprocessverificationwasappliedineverystage.Thismethodcanheavilyincreasethereliabilityofthedesign.Keywords:acquisitionQuasi-synchronousCodeDivisionMulti-AccesstrackingFieldprogrammablelogicgatearray第一章绪论
1.1扩频通信的原理及意义
1.
1.1扩频通信的原理传统的无线电通信系统的射频信号带宽与信息本身带宽是可以比拟的,而扩频通信是指用来传输信息的信号带宽远远大于信息本身带宽的一种通信方式与传统通信方式相比,扩频通信有下面两个特点
[1]1系统占有的频带宽度远远大于要传输的原始信号带宽2解调过程中接收信号和一个与发送端扩频码序列完个相同的信号进行相关处理来完成根据香农信息论,如果信道带宽为W且受到加性高斯白噪声的抗干扰,则信道容量的理论计算公式
1.1其中,N为加性高斯白噪声的功率潜密度,S为信号的平均功率,S/N即为信噪比信道容量C是信道所能传输的最大信息速率信道的最大传输能力从上述香农公式中可以得出一个重要的结论:对于给定的信道容量可以用不同带宽和信噪比的组合来传输若减小带宽则必须发送较大的信号功率即较大的信噪比S/N,或者占用较大的传输带宽,同样的信道容量能够由较小的信号功率来传送这表明宽带系统有较好的抗干扰性因此,当信噪比太小而不能保证通信质量时,常采用宽带系统,也就是用带宽换取信噪比的方法扩频通信就是很好的利用了这一点来提高通信质量
[2]
1.
1.2研究扩频通信的意义扩频通信是通信的一个重要分支和信道通信系统的发展方向采用扩频信号进行通信的优越性在于用扩展频谱的方法可以换取信噪比的好处,即接收机输出的信噪比相对于输入的信噪比有很大改善,从而提高了系统的抗干扰能力扩频技术还具有保密性好、易于实现多址通信等优点,因此该技术越来越受到人们的重视近年来,随着超大规模集成电路技术、微处理器技术的飞速发展,以及一些新型元器件的应用,扩频通信在技术上已迈上了一个新的台阶,不仅在军事通信中占有重要地位,而且正迅速地渗透到了个人通信和计算机通信等民用领域,成为新世纪最有潜力的通信技术之一因此研究扩频通信具有很深远的意义
1.
1.3课题来源及意义本课题来源于学长的研究,旨在对准同步CDMA这一多址接入方式进行探讨,根据具体的工程,提出一种实用的准同步CDMA无线接入方案,来验证CDMA扩频通信系统的可实现性,为CDMA技术的丰富和其在无线通信系统中的应用提供参考
1.2CDMA研究的现状
1.
2.1CDMA技术简介CDMA是码分多址的英文缩写CodeDivisionMultipleAccess【19】,它是在数字技术的分支—扩频通信技术上发展起来的一种崭新而成熟的无线通信技术其基本原理是利用自相关性比较弱的周期性码序列作为地址信息称为地址码,用它对用户信息扩频经过反向信道传输后,在接收端以本地产生的己知的前述地址码为参考,根据相关性的差异对收到的所有信号进行鉴别,从中将地址码与本地码完全一致的宽带信号解扩还原为窄带而选出,其他与本地码无关的信号则仍保持或被扩展为宽带信号而滤去,以实现信息通信
[3]常见的多址通信方式还有频分多址FDMA FrequencyDivisionMultipleAccess和时分多址TDMATimeDivisionMultipleAccess三种多址方式如图
1.1图
1.1三种多址方式CDMA以扩频技术为基础,因此它具有扩频通信所具有的优点1抗干扰能力强2抗多径衰落3软切换4软容量5安全保密性高
1.
2.2CDMA技术的发展CDMA技术的出现源自于人类对更高质量无线通信的需求第二次世界大战期间因战争的需要而研究开发出CDMA技术,其思想初衷是防止敌方对己方通讯的干扰,在战争期间广泛应用于军事抗干扰通信,后来由美国高通公司更新成为商用蜂窝电信技术90年代初,QUALCOMA公司【22】推出第一套CDMA商用扩频蜂窝系统运行之后,CDMA技术和性能上的明显优势受到人们日益重现,并在实践中得到了检验,从而在北美、南美和亚洲等地得到了迅速推广和应用
[4]
1.
2.3伪码同步技术的研究与进展扩频系统优越的系统性能是建立在扩频序列同步基础上的早期人们曾经提出发送参考序列、发送特定同步序列、统一定时和序列状态估计等方法实现同步但这些都不理想,只能作为辅助同步手段随着相关技术的发展,以相关原理为核心的同步捕获技术逐渐成熟而得到广泛应用特别是近几年来随着基于扩频理论的CDMA移动通信技术的迅速发展,世界各国对扩频技术的研究与应用己构成高潮,目前国内外研究的焦点主要集中在以下几个方面
1、捕获和跟踪技术;
2、适应门限检测技术
1.3本文的主要工作和内容本文主要研究了准同步系统的伪码同步技术及其实现CDMA扩频通信系统的同步问题,同步一直都是通信系统设计中非常重要的内容之一,特别是在CDMA移动通信系统中具有更加重要的意义,同步是数字信号的解扩、解调的前提在本文开始首先介绍了CDMA技术的形成和发展史及现状第二章详细介绍了CDMA核心技术之一的伪随机码的数学理论依据第三章具体说明了本系统的设计思想,各个模块的组成原理及构成,具体模块的选型及应用在第四章给出了同步通信系统具体的各个模块的实现程序,详细对各个模块的波形进行了分析,证明了CDMA扩频同步通信系统的可实现性整个设计采用了VHDL语言编写代码,用Altera公司的开发工具MAX+plusⅡ完成了整个开发工作第二章扩频编码序列
2.1概述Shannon编码定理告诉我们,若信源的信息速率R小于或等于信道容量C,通过编码,信源的信息能以任意小的差错概率通过信道传输具有良好随机特性和相关特性的编码对于扩频通信是非常重要的,在扩频通信系统中,抗干扰、抗截获、信息数据隐蔽和保密、抗多径于扰和抗衰落、多址通信、实现捕获与同步等都与编码的设计密切相关理想扩频编码应具有如下特性下1有尖锐的自相关特性;
②有处处为零的互相关值;
③不同码元数平衡相等;
④有足够多的编码数;
⑤有尽可能大的复杂度Shannon在研究编码定理时,是用具有高斯白噪声统计特性的信号来编码的高斯白噪声是一种随机过程,它的瞬时值服从正态分布,功率谱在无限宽的频带内都是均匀的,它有极其优良的相关特性
[6]高斯白噪声的相关特性为(
2.1)高斯白噪声的功率谱(
2.2)
2.2移位寄存器序列在扩频通信中,一般都采用二进制序列,二进制序列一般由移位寄存器产生,故又称为移位寄存器序列移位寄存器序列的产生有两种方式简单型移位寄存器序列发生器(SSRG,SimpleShiftRegisterGenerator,模件抽头型移位寄存器序列发生器MSRG,Multi-returnShiftRegisterGenerator【20】图
2.1和图
2.2分别给出SSRG和MSRG的例子图
2.1SSRG(简单性移位寄存器序列发生器)图
2.2MSRG模件抽头型移位寄存器序列发生器图中表示模2相加,模2相加的运算规则是0+0=0,0+1=1,1+0=1,1+1=0图
2.1所示SSRG产生的序列为l0000010000l1000l0l00llll0l00lll00l00l0ll0lll0ll00ll0l010lllll…...共63位,接下来这63位又会循环出现,所以,该序列周期为63图
2.2所示MSRG产生的序列为11001101001000010111011000111……共31位,接下来这31位又会循环出现,所以,该序列周期为312.3m序列m序列是伪随机序列中最简单最重要的一种,是最长线性移位寄存器序列,这种序列易于产生,有着优良的自相关特性和互相关特性在直接序列扩频系统中m序列用于扩展待传递信号的频谱,在跳频系统中m序列用来控制跳频系统的频率合成器,组成随机跳频图案
2.
3.1m序列的生成器m序列是最长线性移位寄存器序列,是由移位寄存器加反馈后形成的其基本结构如图
2.3所示图
2.3m序列的生成器图中(i=0,1,2,3…r)为移位寄存器中各寄存器位当前的状态;i=1,2,3…r为第i寄存器的反馈系数=0时,表示无反馈,反馈线断开;=1,表示无反馈,反馈线相连;若=0,就变成静态移位寄存器,不能构成周期性的序列;若=0,r级反馈移位寄存器就退变成r-l级或更低级的反馈移位寄存器不同的反馈逻辑,即i=1,2,3…r取值不同,将产生不同的移位寄存器序列实用的m序列发生器一般有两种结构形式简单型SSRG和模件抽头型MSRGSSRG的结构如图
2.4所示SSRG的结构存在的主要问题是工作频率比较低由于模2加法是串行的,一次反馈所需时间是全部模2加法器工作时间的总和所以,SSRG型序列发生器的最大时间
2.3式中为移位寄存器的传输时间;为反馈网络中模2加时延的总和图
2.4SSRG(简单型移位寄存器序列发生器)若所有加法器工作时间都为,则
2.4式中q为反馈网络中加法器的个数在MSRG的结构中,由于模2加法器是并行的,一次反馈所需时间是所有模2加法器中工作时间最大者所以,MSRG型序列发生器的最高工作频率为
2.5SSRG与MSRG结构不同,但这两种结构类型可以互相转换转换规律为例如,图
2.5与图
2.6产生的伪随机序列是相同的图
2.5SSRG(简单型移位寄存器序列发生器)串行图
2.6MSRG(模件抽头型移位寄存器序列发生器)并行序列多项式与特征多项式序列多项式一个以二元有限域的元素n=0,1,2……为系数的多项式
2.6称为序列的生成多项式,简称序列多项式序列{}与序列生成多项式Gx是一一对应的在图
2.4中,显然有
2.7所以,序列满足线性递归关系
2.
3.2m序列的特性
①m序列的基本特性1均衡性
[13]在m序列的一个周期内“1”“0”的数目基本相等准确地说,“1”的数目比“0”多一个若m序列的周期为N=则序列中“l”的数目为N=,“0”的数目为2游程分布在周期为N=的m序列中,游程数为N=其中,长度为1的游程数占游程总数的1/2,为2的游程数占游程总数的1/4,长度为3的游程数占游程总数的1/8……即长度为k的游程数占游程总数的(1≤k≤r-1)而且,在长度为k1≤k≤r-2的游程中,连“1”和连“0”游程各占一半r一1个连“0”游程和r个连“1”各一个3移位相加性一个序列{}与经过m次迟延移位产生的另一个不同序列{}模2相加,得到的仍然是{}的某次迟延移位序列{},即{}+{}={}
2.84周期性m序列的周期为N=,r为反馈移位寄存器的级数5伪随机性m序列的均衡性、游程分布等与随机序列很相似另外,进一步的研究表明,m序列的自相关函数和功率谱也与随机序列很相似所以,m序列是一种近似的随机序列,称为伪随机序列,并且m序列是一种常见的用途广泛的伪随机序列m序列的相关特性周期函数st的自相关函数定义为
2.9式中T是st的周期
2.4序列的相关特性序列的相关特性分为自相关特性、互相关特性和部分相关特性设有两个周期为N的序列{a}和{b}的元素分别为和,(i=0,1,2,3...N-1)则序列的相关特性可分别由有以下方法来表示
2.
4.1序列的自相关性自相关函数定义为
2.10由于序列的周期性,有=自相关系数定义为
2.11自相关函数和自相关系数描述了序列自身的相关程度
2.
4.2序列的互相关特性互相关函数定义为
2.12互相关系数定义为
2.13互相关函数和互相关系数描述了两个序列之间的相关程度对于二进制序列,有
2.14式中A为{a}和{b}对应码元相同的数目,D为{a}和{b}应码元不相同的数目若=0,则序列{a}和{b}正交
2.
4.3序列的部分相关特性序列{a}的部分相关函数定义为P≤N
2.15序列{a}的部分相关系数定义为P≤N
2.16式中t为某一常数序列{a}与{b}的部分互相关函数定义为P≤N
2.17序列{a}与{b}的部分互相关系为P≤N
2.18式中t为某一常数
2.
4.4伪随机码⑴狭义伪随机码凡自相关系数具有
2.19形式的码称为狭义伪随机码⑵第一类广义伪随机码凡自相关系数具有
2.20形式的码称为第一类广义伪随机码⑶第二类广义伪随机码凡自相关系数具有
2.21形式的码称为第二类广义伪随机码狭义伪随机码、第一类广义伪随机码和第二类广义伪随机码统称为伪随机码
2.5小结本章的内容是扩频编码序列主要介绍了移位寄存器序列的产生和相关特性,重点介绍了m序列的自相关特性和互相关特性,详细分析了序列相位变化情况下的自相关特性第三章伪码同步基本理论及设计框图
3.1基本原理本实验系统采取的是直接序列扩频调制系统,即用一数字伪随机码调制载波,此序列的切普(chip)率甚高,远大于原始信号的带宽,其中所用的数字编码序列,是相关性很好的伪随机码,利用它的良好的相关性进行调制和解扩解扩的时候接收端的伪随机码发生器和发送端伪随机码发生器的时钟同步是至关重要的同步系统作用就是从收到的信息码流中提取同步信号,然后利用这个同步的信号去调节接收端伪码发生器的伪码相位,使之与发端的伪码同步,才能正确解扩出原始信号
[7]伪随机码的同步一般分为两步进行第一步是搜索和捕获为随机码的初始相位,使之与发端码相位误差小于一个(chip),这就可保证解扩后的信号通过相关器后面窄带滤波器,通常这一步称为捕获;第二步是在同步捕获的基础上,使伪相位码误差进一步减小,使所建立的同步保持下去,通常这一步称为跟踪
3.2同步原理框图介绍下面先介绍本试验中实现同步的系统,然后分析整个系统框图图
3.1本实验系统同步原理框图码同步的捕获,也成为初始同步,是最常用的方法它的基本原理是当接收端的伪码和发端伪码有相位误差的时候,就把这个相位误差转变为一个控制信号,用它去控制接收端的伪码发生器周期性地移动一个相位增量,这个增量的大小一般是一个chip切普对于伪随机码组,由于它们具有良好的相关性,当相对滑动的结果是发端码组和收端码组的相位相符时,相关器就会有尖峰值出现此时就可以判断初始同步完成收端的伪码发生器就会停止滑动当初始同步完成以后,由初始同步系统发出相应的控制信号给细同步模块,启动跟踪模块进行跟踪,本地跟踪环路采用的是早迟门跟踪环路(DLL),此模块由超前—滞后相关器,码鉴相器,环路滤波器,和数控振荡器等四大部分构成,它的基本原理是由上可知此时本地伪码发生器与发端伪码发生器相位误差小于1/2个chip,此时由发端伪码和本地伪码输入到超前和滞后相关器(积分器)中,转换成反映其相位信息的信号,经鉴相器使之转变成一个控制信号,用它去控制接收端的伪码发生器本地时钟振荡频率,从而进行精确调整使本地伪码发生器与发端伪码发生器相位减小到一定的范围,进而进行精确的解扩
3.3粗同步原理介绍图
3.2扩频通信粗同步原理框图为了简化同步系统设计的复杂度,在上图中省略了用载波调制的部分,即假设被扩频的信号是基带信号这里所介绍的系统中,为了能产生伪随机码,所以不仅包含接收端的滑动同步的部分,还要包括发端的伪随机码产生部分以及为了把4路伪随机码合成1路的相加器另外,由于本系统只牵涉到同步,所以就不在系统中再传输原始码了,只有伪码在系统中传输总的说起来,这个系统中主要包括伪随机码发生器、相加器、相关检测器、鉴相器、数字滤波器、数控振荡器等几个相对独立的单元下面在对整个系统说明过程中,将要分别介绍各个单元是如何实现的
3.
3.1伪随机序列发生器关于此问题前面已经进行了详细的叙述,在此就不重复,只是要说明其中的几点1,本实验采用4路不同的127位的m序列,选用的4个7阶特征多项是[3,7]、[1,2,3,7]、[2,3,4,7]、[2,4,6,7]2,在实际应用中,还经常要加上防止全零的网络,在其VHDL程序中已经做了有针对性的设置
3.
3.2相加和路器相加和路器的作用是把若干伪码合成一路送入相关检测器,本质作用就是号合成
[8]在向加过程中,令伪码序列里的1代表负电平,算作“-1”,而0则代表正电平,算作“+1”,由于四个信号相加,所以相加后的结果有五种-4,-2,0,=2,=4,再将结果除以2,便于数据格式的转换所以相加后的结果可以用3b(比特)的二进制数表示在本系统中的具体规定是最高位是符号位,“1”表示正,“0”表示负后面两位表示绝对值,“00”表示1,“10”表示2如“101”表示+
13.
3.3相关检测器相关检测器是本系统的次核心部分,在它里面包括了同步系统,相关器等,之所以要用四个相关检测器,是因为在这个系统中,发端有4路伪随机码需要在接收端同步除了其中的伪随机码发生器不同外,这些相关检测器的内部部件完全相同相关原理图如下图
3.3相关检测器原理图
3.
3.4相乘器由于和路信号是分成三路并行
[15],所以可以直接在接收端把数值位和符号位分别提取出来,符号位送入相乘器,根接收端的伪随机码相乘,输出信号作为符号位sign送入积分器,决定数值位在积分器中是累加还是累减数值位直接输入到积分器的数值位(data)进行计算因为前面的约定伪随机码序列中的“0”代表+1,“1”代表-1;而和路信号的符号位恰好相反,是“1”代表正电平,“0”代表负电平相乘器实际就是一个异或门,接收端伪码和符号位异号时,输出正,即“1”表明接收端伪码电平和发端伪码电平正负一致,同号时,输出负即“0”,表明接收端伪码电平和发端伪码电平正负不一致
3.
3.5积分器当积分器的sign输入为“1”时数值位就在原来的基础上累减;反之就在原来的基础上递加,直到一个伪码周期(本系统所采用的伪码周期时127码元)结束这个积分周期的控制可以以一个127分频器的输出来完成一个积分周期结束的时候,积分器的输出被送入比较器,和一个参考(门限)进行比较如果接收端和发送端伪码已经同步的话,那么积分器会输出一个峰值,参考制通常取峰值的一半如果比较器检测到积分器的输出没达到峰值,那么比较器会对接收端的伪码发生器进行置位,这相当于使接收端的伪码发生器滑动一个码元的位置,当同步完成时,比较器就不在输出置位信号,伪码发生器停止滑动,接收端和发送端达到粗同步
3.4细同步原理图
3.4细同步原理框图本地跟踪环路的PN序列和输入信号的PN序列有一个时间差(</2),DLL延迟锁相环中的两个PN序列和相差半个码元的间隔,在两个时间点上早门和迟门的自相关函数输出分别和控制信号Y的表达式其函数图如
3.5,图
3.5函数关系曲线图
3.6函数关系曲线由上图的函数可知如果积分恰好图
3.5的情况(恰好处于跟踪锁定状态),门限设在1/4积分最大值,码鉴相器恰好收到如下clk1(发端码时钟)和clk2(本地时钟)相对应的波形图
3.6,早门积分值大与或等于门限输出“1”;同理早门积分也大于或等于门输出值为“1”,而迟积分门输出的结果经延时器后就形成如下无相差的波形 图
3.7鉴相器输入无相差波形时的输出由于鉴相器输出的波形是方波环路滤波器的输出值为零,此时伪码发生器既没收到借位信号也没收到进位脉冲,时钟不进行调整(输出固定频率),因此处于跟踪锁定状态如果积分不是图
3.5的状况而是图
3.6的那么早门积分值大于门限比较器输出“1”,而迟门积分值小于门限,输出“0”码鉴相器恰好收到如下clk2(发端码时钟)和clk1(本地时钟)相对应的波形图
3.8 图
3.8鉴相器输入无相差超前相差时的输出由图
3.8可以看出本地时钟超前,码鉴相器输出非方波(高低电平宽度差反映两伪码序列误差),高电平宽度小于低电平宽度
[16],输出借位脉冲给环路滤波器,使本地时钟的频率向下调整反之同理,不再累述下面介绍细同步中的各部件
3.
4.1数字鉴相器(DPD)数字鉴相器也称采样鉴相器
[9]数字鉴相器的四种形式分别为过零采样鉴相器;触发器型数字鉴相器;超前——滞后型数字鉴相器和奈奎斯特速率取样鉴相起下面详细叙述触发器型数字鉴相器的工作原理和硬件实现触发器型数字鉴相器的具体形式很多,可以直接用触发器电路来构成也可以用门电路来构成这里列举一些常用的触发器型数字鉴相器图
3.9示出了双稳态触发电路构成的数字鉴相器图
3.9双稳态触发器型数字鉴相器图
3.10双稳态触发器型数字鉴相器输出波形图中输入信号u1的前沿使双稳态电路置“1”本地估算信号u2的前沿使双稳态电路置“0”,得到脉宽与它们的相位误差成正比的脉冲,该脉冲送到计数器的“使能”端,在脉冲的持续时间,计数器对本地高速时钟计数计数值保持一个鉴相周期直到第二个鉴相周期开始(u1前沿)清除计数器,重新开始第二个鉴相周期的计数本地高速时钟频率通常为2M·f0这里,f0是参考信号的频率M是正整数,2M是相位误差φ在0~2范围内的量化电平数,M愈大,量化误差愈小,但鉴相器输出数字信号位数就愈多
3.
4.2数字环路滤波器(DLF)在数字锁相环路中,环路滤波器通常使用数字滤波器,它们与模拟锁相环路中的模拟环路滤波器相对应
[10]数字环路滤波器在环路中队输入噪声起抑制作用,并且对环路的矫正速度起调节作用,在模拟锁相环路中,实际应用的环路滤波器的结构都极为简单,如RC积分滤波器、无源比例积分滤波器、有源比例积分滤波器等数字锁相环路所用的数字环路滤波其实际上也可以和模拟锁相环路中使用的模拟环路滤波器相对应,甚至有些参数也具有对应的关系但是,应该指出,数字环路滤波器具有独特的结构尤其是对某些不同形式的DPLL,其数字环路滤波器的结构形式完全不同比如,超前—滞后型数字锁相环路,他所使用的数字环路滤波器是独特的,即“序列滤波器”序列滤波器又称时序滤波器这种滤波器专门用于鉴相器输出超前或滞后脉冲的情况序列滤波器通常有两种形式
(1)随即徘徊序列滤波器它由计数容量为2N的可逆计数器构成,其结构如图
3.14所示图
3.11随机徘徊滤波器图中,可逆计数器对超前脉冲进行向上计数,对滞后脉冲实行向下技术在开始计数时,可逆计数器状态为“0”,超前脉冲计数到N时,输出推后控制脉冲,并将可逆计数器置“0”当滞后脉冲计数到-N时,输出提前控制脉冲,并将可逆计数器置“0”这两种方案均可使用,只要硬件稍作变更即可当锁相环路进入同步状态之后,超前或滞后脉冲产生的概率趋于相等而由噪声引起的超前或滞后脉冲也是等概率的因此,在这种情况下,超前脉冲和滞后脉冲之差达到计数容量N的概率是很小的所以,在锁相环路同步的状态下,序列滤波器通常是没有输出的这就大大减少了由噪声引起的对锁相环路的误控作用也就是说,滤波器有效地滤除了噪声对环路的干扰作用显然,计数容量N的选择要适当,N取得大,对抑制噪声有利,但同时又加大了环路进入同步状态的时间.反之,N取得小,可以加速环路的同步,而对噪声的抑制能力就随之降低2先N后M序列滤波器
[17]先N后M序列滤波器如图
3.12所示,图
3.12先N后M序列滤波器它的工作原理是,超前或滞后脉冲由鉴相器分别送入各自的计数器里计数,两个计数器的计数容量均为N而它们的和或门输出在计数容量为M的计数器里计数M和N有下列关系N≤M≤ZN 三个计数器中任何一个计数器计满时,都会输出一个脉冲,将所有三个计数器均置“0”当超前脉冲先或与M计数器同时计满时,表明超前脉冲多于滞后脉冲这时,滤波器输出推后控制脉冲在滞后脉冲多于超前脉冲时,则滞后脉冲计数器先或与M计数器同时计满这时,滤波器输出提前控制脉冲例如M计数器在两个N计数器计满之前就计满数了,则滤波器既没有推后控制脉冲也没有提前控制脉冲输出,只是将三个计数器均置“0”,重新开始计数这种情况说明环路已进入同步锁定状态,相位误差很小,并只是在超前和滞后两种状态间来回抖动同理,噪声引起的超前脉冲和滞后脉冲的出现也是等概率的这时,滤波器不输出控制脉冲,即不对本地估算信号的相位作调整控制在本设计中数字环路滤波器由计数容量模数为K的可逆计数器构成
3.
4.3数控振荡器DCO数控振荡器
[12],又称为数字钟,它在数字锁相环路中所处的地位相当于模拟锁相环路中的电压控制振荡器VCO但是,它的输出是一脉冲序列,而该输出脉冲序列的周期受数字环路滤波器送来的校正信号控制其控制特点是前一个采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置换句话说,数字钟序列的控制遵循下述递推关系T(j)=T0-Cj-
13.1式中:T(j)为第j个采样时刻的数字钟周期;T0为无校正信号时的数字钟序列周期,也就是数字钟序列的中心频率对应的周期即
3.2Cj-1为第j-1个采样时刻的数字环路滤波器输出的校正信号对数字钟序列控制引起的校正量我们知道,DCO输出的脉冲序列是本地估算信号,本地估算信号的输出相位及其变化规律是主要研究对象显然,本地估算信号相对于
3.3而言的相位可用下式表示:
3.4因此,类推有
3.5将式
3.4与式
3.5相减,得:
3.6对其进行Z变换,得
3.7因此,有
3.8式中KDZ表示DCO的Z域传递函数显然,ZZ-1为理想积分,它相当于模拟锁相环路中VCO的S域传递函数中的1/S;Z-1表示延迟一个采样周期可见DCO也是数字锁相环路中的一个固有积分环节在离散系统中,积分表现为求和,即:
3.9将式2一22表示的求和积分延迟一个采样周期,则为:
3.10如果DCOZ域传递函数中的常数部分并入环路总增益中考虑,则根据式
2.10可画出DCO的构造图,如图
3.13图
3.13DCO的构造图
3.5小结本章首先介绍本设计系统总的原理框图之后详细介绍了粗同步的模块的构成及各模块的设计思想及实现方法;最后详细介绍了细同步的模块的构成及各模块的设计思想及实现方法第四章伪码同步系统仿真及其实现
4.1同步通信系统在maxplusⅡ中的实现图
4.1总体模块电路图下面介绍本系统是如何在max+plusⅡ中的实现的,首先看一下整个系统的框图,从图中可以看到由三大部分组成一个发送模块组,粗同步模块组,细同步模块组其中粗同步模块和细同步模块应该有同样地另外三个模块(除伪码发生器外),这是因为在这个实验系统中共有四路伪随机码传输,所以要有四个接收装置,它们的道理相同,只要能实现一路就能实现其余也就能实现,由于图纸有限很难在一张图上全部画出
4.2发端模块的实现发送端里的结构如下图所示M0M2M3M4是四个伪随机码发生器,ADDER0是相加合成器,把四路伪随机码发生器信号合成一路信号输出到粗同步模块和细同步模块,有实际计算可知当信号没经过ADDER0之前为十六进制E(时标线处)即二进制的“1110”,输出应为-1,仿真输出的下一个波形恰是如此(因为伪码发生器模块和和路相加起模块用同一时钟信号,伪码发生器在上个时钟所产生的信号要在下一个时钟给和路相加起模块处理),再看其时钟周期是否正确,理论推算由于伪码发生器的波形周期是127倍的时钟,所以ADDER0的输出波形的周期也应是127倍的时钟,看下图就可发现在
26.2秒处波形开始重复,即其波形周期为127倍的时钟图
4.
2.1波形为127倍的时钟仿真波形图图
4.
2.2发端模块仿真波形图图
4.3发端模块结构图
4.
2.1和路相加器的实现Adder0是相加合成器,把四路伪随机码发生器信号合成一路信号输出到粗同步模块和细同步模块,其仿真波形如图所示,输入数据是0到F一个十六进制数,下面波形的周期也是十六个时钟周期,再看具体输出的数据当输入是6即二进制的“0110”输出是应该是+0,而结果恰是如此,其余也很正确图
4.4Adder0模块仿真波形
4.
2.2伪随机码的实现由其特征多项式可知,M2的伪随机码的顺序为“00000011001101100011100111010111000010011000001010101101001001010011110010001101010000111111101110110111101000101100101111100010000001100……”其波形周期为127倍的时钟,而下面两幅图输出波形恰好如此图
4.
5.1伪随机码仿真波形图
4.
5.2m2模块仿真波形
4.3接收端粗同步模块的实现如下
4.6图,细同步模块包括积分器,127分频器,比较器,二选一多路选择器,本地伪码发生器,图中的积分器DIGINT和前边的异或门实际组成了一个相关器发送端伪随机码发生器产生的伪随机码和接收端的伪随机码发生器产生的伪随机码通过这个相关器后输出相关峰值(积分峰值),为了判断积分值是否达到粗同步的要求就要把输入信号送入右边的比较器(CMP1270)与实现预定好的参考电平进行比较判决,这个参考电平的大小取决于粗同步要达到的要求,一般此参考电平取相关器输出最大值的一半,因为粗同步要求相位误差小于到/2便于下面细同步模块的工作本实验中相关器输出的最大值是64,故参考值取32,在图的左下方还有一个127分频器FD127它的作用是把伪随机码的时钟信号进行127分频(因为所用的伪随机码周期是127),控制相关器在一个伪码周期后输出,并随后清零,另一个作用是和比较器CMP1270输出信号经过一个与非门后产生控制信号,在没有同步的时候对接收端的伪随机码进行置位,也就是相当于使接收端的伪码序列相对滑动一个chip,直到接收端的伪码跟发送端的伪码同步为止
4.7图就是其仿真波形图
4.6接收端粗同步模块结构图图
4.7接收端粗同步模块仿真波形
4.
3.1积分器DIGINT实现当积分器的sign输入为“1”时数值位就在原来的基础上累加;反之就在原来的基础上递减,直到一个伪码周期(本系统所采用的伪码周期时127码元)结束这个积分周期的控制可以以一个127分频器的输出来完成当clern为“1”时进行清零(在本仿真波形的最后可看到)int_sign为“0”,即表示负,int_abs=“01”总体表示-1;data_abs为“11”即整数3时,当data_sign【20】为1时,即为正时(累加),总体表示要在-1的基础上累加3,int_sign为1,下一个输出值int_abs为“02”即整数2,表示所得结果为+2,可从图中时标线出看到图
4.8digint模块仿真波形
4.
3.2CMP1270模块的实现本模块就是实现相关器的积分值和门限(设定值)的比较,如果dataa(积分值)大于datab门限值,就说明粗同步完成,输出控制信号(C)启动细跟踪环工作,同时置位信号失灵,即不再使本地伪码发生器置位下图恰好表现出此功能图
4.9cmp1270模块仿真波形
4.
3.3FD分频器的实现作用是把伪随机码的时钟信号进行127分频(因为所用的伪随机码周期是127),控制相关器在一个伪码周期后输出,并随后清零,另一个作用是和比较器CMP1270输出信号经过一个与非门后产生控制信号,在没有同步的时候对接收端的伪随机码进行置位,也就是相当于使接收端的伪码序列相对滑动一个chip,直到接收端的伪码跟发送端的伪码同步为止由下图可看出其功能可以好地实现图
4.10fd127模块仿真波形
4.
3.4二选一多路选择器模块本模块完成本地两个时钟(1频率与发端一样的时钟,但不与发端同步;2本地受本地伪码发生器伪码序列与发端伪码伪码发生器伪码序列相位误差控制的时钟信号(本地锁相环输出时钟频率)的切换,当粗同步完成之后,由比较器发出控制信号选择本地锁相环输出时钟由下面仿真图可以看出,该模块很好的完成了如下逻辑功能y=aandnotsorbands;即时钟切换任务,如此设计该结构既可以节省很多的硬件资源,也会很好的实现两个时钟切换的任务,而不至于引起新的不同步(从新回到非同步状态)安全可靠图
4.11mux21a模块仿真波形
4.4接收端细同步模块该模块主要有两个大的模块其中相关器包括两个相关器,一个早相关器、迟相关器,分别让本地的伪随机码序列相对于当前发端伪随机码序列提前/4和延时后/2并与之进行相关积分其积分原理和粗同步模块中的相同就不在重复叙述,只是要强调一点此处相关器的作用是把发端随机伪码序列于本地位码序列相关并经过比较器与相应的门限值进行比较后转变成反映本身相位的波形;锁相模块主要包括三部分
1、数字鉴相器,
2、数字滤波器,
3、数控振荡器数字鉴相器的作用是接收前边相关器、比较器输出的反映本身相位的信号,并使之转变成反映两个信号相位误差的信号,传输给数控振荡器,其根据误差信号输出相应的加脉冲、或减脉冲,给数控振荡器来调整本地时钟振荡增加或减少频率,以达到调整本地时钟输出频率控制本地伪随机码进行前以或后移,让二者最大限度的同步(在允许的范围内)图
4.12接收端细同步模块结构图图
4.13接收端细同步模块仿真波形图
4.
4.1delf0模块实现其主要作用是使和路信号(发端伪码实现)/4延时,延时后的信号直接与本地伪码序列进行相关,即早积分门图
4.14delayf0仿真波形图
4.
4.2delayh0模块的实现其主要作用是使本地伪随机码序列延时/2,延时后的本地伪码与发端非延时的发端伪码序列进行相关,即迟积分门图
4.15delayh0仿真波形图
4.
4.3dlcf模块的实现其本质是一个有门限的可逆数字滤波器,其门限是可预设的由a、b、c、d四个信号进行控制(根据实际需要进行调整),由鉴相器送来反映其相位误差的信号波形j,在根据是“0”还是“1”,进行向上加计数或向下减计数,当达到一定的门限就会输出“up”脉冲,或输出“dn”脉冲此信号用来输给数控振荡器,来进行产生超前时钟或滞后时钟,以调整本地时钟输的频率,进而调整伪随机码的相位其仿真波形如下图
4.16dlcf仿真波形图
4.
4.4dco模块的实现本模块的作用在加或减脉冲的的作用下,增加本地时钟振荡频率,或减少本地时钟振荡频率,在分频器的作用下调节本地伪码发生器的时钟频率,以使本地伪码序列与发端伪码序列严格同步可以从下面两副图中可以看到,图1在加脉冲的作用下在时标线处强行增加一个脉冲;图2在减脉冲的作用下在时标线处强行减少一个脉冲图
4.
17.1在加脉冲的作用下在时标线处强行增加一个脉冲图
4.
17.2在减脉冲的作用下在时标线处强行减少一个脉冲图
4.17dco仿真波形图
4.
4.5fd31模块的实现本模块的作用主要是对本地时钟信号进行31分频即产生四倍于127分频器输出信号的频率信号,以便给下一个模块delayh模块准确的时钟信号,对127分频器输出信号进行准确时延图
4.18fd31仿真波形图
4.
4.6delayh模块的实现本模块的作用是迟门积分信号进行127/2时延后和早积分门信号进行鉴相图
4.19delayh仿真波形图
4.5小结本章首先介绍本设计系统总的结构框图及仿真波形之后详细介绍了粗同步的模块的结构及各模块的VHDL程序和仿真波形;最后详细介绍了细同步的模块的结构及各模块的VHDL程序仿真波形,更加有力的证明了CDMA扩频同步通信系统的可实现性全文总结MAX+plusII软件相比QuarousII软件更为简单本文利用MAX+plusII软件,先是通过各个程序生成模块,然后再利用生成的模块连接成电路图,最后再现对整体模块仿真,在对各个模块进行仿真这样的做法使得结果更加准确,更加有力的验证了CDMA扩频同步通信系统的可实现性参考文献[1l陈良萍.WCDMA原理及工程实现[M].北京机械工业出版社,
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218.附录VHDL程序程序1Adder0模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;useieee.std_logic_arith.all;entityadder0isportclk:instd_logic;minput:instd_logic_vector4downto1;out_sign:outstd_logic;out_abs:outstd_logic_vector1downto0;endadder0;architecturebhvofadder0isbeginprocessclkvariableone_count:integerrange0to127;variablei:integerrange0to3;beginone_count:=0;ifclkeventandclk=1thencount:foriin1to4loopifminputi=0thenone_count:=one_count+1;endif;endloopcount;ifone_count2thenone_count:=2-one_count;out_sign=0;elseone_count:=one_count-2;out_sign=1;endif;out_abs=conv_std_logic_vectorone_count2;endif;endprocess;endbhv;程序2伪码发生器m2模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;useieee.std_logic_unsigned.all;entitym2isportclkset:instd_logic;mseq:outstd_logic;mo:bufferstd_logic_vector6downto0;Endm2;architecturebhvofm2isbeginprocessclksetbeginifclkeventandclk=1thenifset=1thenmo=1111111;elsemo6=mo4xormo5xormo6xormo0ornotmo0ormo1ormo2ormo3ormo4ormo5ormo6;mo5downto0=mo6downto1;endif;endif;endprocess;mseq=mo0;endbhv;程序3接收端粗同步模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;useieee.std_logic_signed.all;useieee.std_logic_arith.all;entitydigintisportclkclrnendata_sign:instd_logic;data_abs:instd_logic_vector1to0;int_sign:outstd_logic;int_abs:outstd_logic_vector6downto0;enddigint;architecturebhvofdigintisbeginprocessclkclrnvariableind:integerrange0to3;variablere:integerrange-127to127;beginind:=conv_integerdata_abs;ifclkeventandclk=1thenifclrn=1thenre:=0;elseifen=1thenifdata_sign=0thenre:=re-ind;elsere:=re+ind;endif;endif;endif;ifre0thenint_sign=0;int_abs=conv_std_logic_vector-re7;elseint_sign=1;int_abs=conv_std_logic_vectorre7;endif;endif;endprocess;endbhv;程序4CMP1270模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;useieee.std_logic_arith.all;entitycmp1270isportdataadatab:instd_logic_vector7downto0;clk:instd_logic;albc:outstd_logic;Endcmp1270;architecturebhvofcmp1270issignalinta:std_logic;beginprocessclkbeginifclkeventandclk=1thenifdataadatabtheninta=1;elseinta=0;c=1;endif;endif;endprocess;alb=inta;endbhv;程序5FD分频器模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;entityfd127isportclkclrnen:instd_logic;output:outstd_logic;endfd127;architecturebhvoffd127issignalout_signal:std_logic;beginprocessclkclrnvariablecount127:integerrange0to127;beginifclkeventandclk=1thenifclrn=0thencount127:=0;out_signal=0;elsifen=1thenifcount127=126thencount127:=0;out_signal=1;elsecount127:=count127+1;out_signal=0;endif;elseout_signal=out_signal;endif;endif;output=out_signal;endprocess;endbhv;程序6二选一多路选择器mux21a模块的VHDL语言实现如下libraryieee;useieee.std_logic_
1164.all;entitymux21aisportabs:instd_logic;y:outstd_logic;endmux21a;architecturebhvofmux21aisbeginy=aandnotsorbands;endbhv;致谢首先感谢我尊敬的老师,在四年的大学读书生活期间,XXX老师给了我无微不至的关怀和指导她严谨的治学态度、孜孜不倦地钻研精神和深厚的理论功底,是我将来学习和工作的榜样另外,在课程学习、论文选题、论文设计的过程中,XXX老师都给予了耐心的指导并提出很多宝贵的意见,在此表示最诚挚的感谢我还要感谢同学们的无私帮助,他们在生活和学习上给予我的帮助使我收益匪浅此外,衷心感谢电子信息工程学院的各位领导和老师们多年来对我的教育和培养,感谢所有对本论文提出宝贵意见的专家、老师和同学,以及将评审核论文的专家们最后,我要特别感谢长期以来一直支持、关心我的同学,朋友以及家人,让我能够很好的度过大学的时光tfFDMA频分多址TDMA时分多址CDMA码分多址tfft用户4用户3用户2用户1用户1用户2用户2用户3用户4用户3123456输出+14325+输出+输出+++++输出++++输出+++EMBEDEquation.3EMBEDEquation.3细同步启动信号伪码发生器相关检测器门限相关检测器相关检测器伪码时钟产生器门限环路滤波码鉴相器时延门限信息码流伪随机序列发生器1伪随机序列发生器2伪随机序列发生器3伪随机序列发生器4相加合成器相关检测器1相关检测器2相关检测器3相关检测器4同步指示同步指示同步指示同步指示时钟信号127分频器Clkdata积分器sign比较器伪随机列发生器1相乘器数值位符号位和路信号置为信号参考值EMBEDEquation.3EMBEDEquation.3伪码发生器相关检测器相关检测器伪码时钟产生器门限环路滤波码鉴相器时延门限细同步启动信号-22-1late-1/41/4early1-22-1late-1/41/4early1超前脉冲滞后脉冲置N滞后脉冲超前脉冲可逆计数器(2N)同步C(Z)加。