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燕山大学课程设计说明书燕山大学课程设计说明书题目点阵显示电路学院(系)电气工程学院年级专业09级应用电子学号090103030059学生姓名李康指导教师郑兆兆周莲莲教师职称实验师高级实验师燕山大学课程设计(论文)任务书院(系)电气工程学院基层教学单位电子实验中心学号090103030059学生姓名__专业(班级)应电2班设计题目点阵显示电路设计技术参数●控制显示方式如下由第一行从左到右显示为红→绿→红…红→绿,接着第二行按照同样的方式显示,直至最后一行,显示过程中只有一个灯处于亮状态●显示间隔为
0.5s●用两个动态数码管分别显示红绿点累积点亮的个数,周期循环●用另一个动态数码管显示周期循环的次数设计要求●用双色点阵电路实现显示●用时钟频率控制显示间隔●动态数码管显示工作量●学会使用__x+PlusII软件、VerilogHDL语言和实验箱;●__完成电路设计,编程下载、连接电路和调试;●参加答辩并书写任务书工作计划了解EDA的基本知识,学习使用软件__x+PlusII,下发任务书,开始电路设计;学习VerilogHDL语言,用VerilogHDL进行程序设计学习使用实验箱,继续电路设计;完成电路设计;编程下载、连接电路、调试和验收;答辩并书写任务书参考资料《数字电子技术基础》.阎石主编.高等教育出版社.《EDA课程设计A指导书》.指导教师签字郑兆兆周莲莲基层教学单位主任签字金海龙2012年01月05日目录第一章摘要…………………………………………………………………………………4第二章引言…………………………………………………………………………………5第三章指导书例题…………………………………………………………………………7第四章设计思路……………………………………………………………………………10第五章VerilogHDL设计源程序`…………………………………………………………14第六章波形仿真图…………………………………………………………………………21第七章管脚锁定及硬件连线………………………………………………………………24第八章总结…………………………………………………………………………………26____……………………………………………………………………………………27第一章摘要面对当今飞速发展的电子产品市场,电子设计人员需要更加实用、快捷的EDA工具,实用统一的集成设计环境,改变传统设计思路,即优先考虑具体物理实现方式,而将精力集中到设计构思、方案比较和寻找最优化设计等方面,以最快的速度__出性能优良、质量一流的电子产品今天的EDA工具将向着功能强大、简单易学、使用方便的方向发展此次课程设计的题目为点阵显示电路,此说明书,首先概括介绍了EDA技术、VerilogHDL硬件描述语言,根据任务书对本课题整体思路进行了介绍,然后分别介绍了主程序各部分的功能,并绘制波形仿真,再次给出实现本任务书所要求的功能及其附加功能的源程序以及波形仿真图,最后进行管脚锁定和外部硬件连线并下箱实现了所有功能在本次课程设计过程中源程序编译及硬件连接过程中都遇到了很多困难,在老师的耐心指导下完成了本次课程设计再次特别感谢老师的指导第二章引言数字电路主要是基于两个__(我们可以简单的说是有电压和无电压),用数字__完成对数字量进行算术运算和逻辑运算的电路我们称之为数字电路,它具有逻辑运算和逻辑处理等功能,数字电路可分为组合逻辑电路和时序逻辑电路
1.EDA介绍EDA技术,就是以大规模可编程逻辑器件为设计载体,以硬件描述语言为系统逻辑描述的主要表达方式,以计算机、大规模可编程逻辑器件的可__软件及实验__系统为设计工具,通过有关的__软件,自动完成用软件的方式设计的电子系统到硬件系统的逻辑编译、逻辑化简、逻辑分割、逻辑综合及优化、逻辑布局布线、逻辑仿真,直至完成对于特定目标芯片的适配编译、逻辑映射、编程下载等工作,最终形成集成电子系统或专用集成芯片的一门新技术利用EDA技术进行电子系统的设计,具有以下几个特点
(1)用软件的方式设计硬件;
(2)用软件的方式设计的系统到硬件系统的转换是由有关的__软件自动完成的;(3设计过程中可用有关的软件进行仿真;
(4)系统现场可编程,在线升级;
(5)整个系统可集成在一个芯片上,体积小,功耗低,可靠性高因此,EDA技术是现代电子设计的发展趋势
2.VerilogHDLVerilogHDL是目前应用最广泛的硬件描述语言之一,被IEEE采纳为IEEESTD1364-1995也成为Verilog-1995)和IEEESTD.1364-2001(也成为Verilog-HDL可以进行算法级(Algorithm)、寄存器传输级(RTL)、逻辑级(Logic)、门级(Gate)和版图级(Layout)等各个层次的电路设计和描述采用VerilogHDL进行电路设计于工艺设计无关,这使得设计者在进行电路设计时可以不必过多的考虑工艺实现的具体细节,设计者只需要利用计算机的强大功能,在EDA工具的支持下,通过VerilogHDL的描述,完成数字电路和系统的设计即可,从而提高了设计效率,降低了设计者的劳动强度作为硬件描述语言,VerilogHDL具有如下特点
(1)能够在不同的抽象层次上,如系统级、行为级、RTL级、门级和开关级,对设计系统进行精确而简练的描述
(2)能够在每个抽象层次的描述上对设计进行仿真验证,及时发现及时发现可能存在的错误,缩短设计周期,并保存整个设计过程的正确性
(3)由于代码描述与工艺过程实现无关,便于设计标准化,提高设计的可重用性如国有C语言的编程基础经验,只需很短的时间就能学会和掌握VerilogHDL,因此,VerilogHDL可以作为学习HDL设计方法的入门和基础第三章指导书例题modulecnt4eQCOUTCLKENA;inputCLKENA;output[3:0]Q;outputCOUT;reg[3:0]Q;regCOUT;always@posedgeCLKbeginifENAQ=Q+1;ifQ==b1111COUT=b1;elseCOUT=b0;endendmodulemoduledec7sAQ;input[3:0]A;output[6:0]Q;reg[6:0]Q;always@AbegincaseA0:Q=b0111111;1:Q=b0000110;2:Q=b1011011;3:Q=b1001111;4:Q=b1100110;5:Q=b1101101;6:Q=b1111101;7:Q=b0000111;8:Q=b1111111;9:Q=b1101111;10:Q=b1110111;11:Q=b1111100;12:Q=b0111001;13:Q=b1011110;14:Q=b1111001;15:Q=b1110001;endcaseendendmodulemodulecnt_dec7sQCOUTCLKENA;inputCLKENA;output[6:0]Q;outputCOUT;wire[3:0]X1;cnt4eu1X1COUTCLKENA;dec7su2X1Q[6:0];endmodule仿真图第四章设计说明
2.1任务分析本次设计题目为点阵显示电路,任务要求如下在8*8双色点阵上由第一行从左到右显示为红→绿→红…红→绿,接着第二行按照同样的方式显示,直至最后一行,显示过程中只有一个灯处于亮状态,并且要求每次显示间隔为
0.5s;在动态数码管上用两个数码管分别显示红灯和绿灯累积点亮的个数,周期循环;另一个数码管显示循环的次数
2.2设计思路本次设计包括两个输入CLK
1、CLK2,五个输出ROWRAGAGGSSCLK1为
0.5HZ的敏感__,控制点阵和数码管的关联与点阵显示;CLK2为1024HZ的敏感__,控制数码管的显示ROW控制点阵的行输出;RA控制红色点阵的列输出;GA控制绿色点阵的列输出;GG为数码管的位选__,用来选择第几位数码管工作;SS为数码管的数选__,用来选择显示的数字本次设计的程序只有一个,但其中包括了三大部分分别为点阵和数码管关联部分点阵显示部分和数码管显示部分点阵和数码管关联部分与点阵显示部分在同一个always块中,都由CLK1提供的脉冲i控制在点阵和数码管关联部分中,当脉冲i为奇数时,给记录红灯次数always块一个脉冲,执行红灯控制always块;当脉冲i为偶数时,给记录绿灯次数always块一个脉冲,执行绿灯控制always块;当脉冲i=64时,给记录循环次数always块一个脉冲,执行循环控制always块;当脉冲i=65时i=1,使脉冲i形成一个循环在点阵显示部分中根据脉冲i的case语句执行,即可达成预定目的在数码管显示部分中包括记录红灯次数always块,记录绿灯次数always块,记录循环次数always块和译码器always快
2.3设计图表ROW7--ROW0RA7--RA0GA7--GA0第一行111111100000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第二行111111010000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第三行111110110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____0000000000第三行1111101100000000_____000第四行111101110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第五行110111110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第六行110111110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____0000000000第六行1101111100000000_____000第七行101111110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第八行011111110000000100000000000000000000001000000100000000000000000000001000000_____000000000000000000_____00_____000000000000000000_____000第五章VerilogHDL设计源程序根据任务书要求描述,程序设计如下modulekooCLK1CLK2ROWRAGAGGSS;inputCLK1CLK2;outputROWRAGA;output[2:0]GG;output[6:0]SS;reg[7:0]ROW;reg[7:0]RA;reg[7:0]GA;reg[2:0]GG;reg[6:0]SS;reg[7:0]i;reg[2:0]g;reg[3:0]s;reghd;regld;regxh;reg[3:0]HONG;reg[3:0]HONGS;reg[3:0]LV;reg[3:0]LVS;reg[3:0]XUN;reg[3:0]XUNS;always@posedgeCLK1begini=i+1;ifi==65i=1;ifi==1||i==3||i==5||i==7||i==9||i==11||i==13||i==15||i==17||i==19||i==21||i==23||i==25||i==27||i==29||i==31||i==33||i==35||i==37||i==39||i==41||i==43||i==45||i==47||i==49||i==51||i==53||i==55||i==57||i==59||i==61||i==63beginhd=1;ld=0;end//给控制红灯次数数码管一个脉冲elsebeginhd=0;ld=1;end//给控制绿灯次数数码管一个脉冲ifi==64xh=1;elsexh=0;//给控制循环次数数码管一个脉冲casei1:beginROW=b11111110;RA=b00000001;GA=b00000000;end2:beginROW=b11111110;GA=b00000010;RA=b00000000;end3:beginROW=b11111110;RA=b00000100;GA=b00000000;end4:beginROW=b11111110;GA=b00001000;RA=b00000000;end5:beginROW=b11111110;RA=b000_____;GA=b00000000;end6:beginROW=b11111110;GA=b00_____0;RA=b00000000;end7:beginROW=b11111110;RA=b0_____00;GA=b00000000;end8:beginROW=b11111110;GA=b_____000;RA=b00000000;end9:beginROW=b11111101;RA=b00000001;GA=b00000000;end10:beginROW=b11111101;GA=b00000010;RA=b00000000;end11:beginROW=b11111101;RA=b00000100;GA=b00000000;end12:beginROW=b11111101;GA=b00001000;RA=b00000000;end13:beginROW=b11111101;RA=b000_____;GA=b00000000;end14:beginROW=b11111101;GA=b00_____0;RA=b00000000;end15:beginROW=b11111101;RA=b0_____00;GA=b00000000;end16:beginROW=b11111101;GA=b_____000;RA=b00000000;end17:beginROW=b11111011;RA=b00000001;GA=b00000000;end18:beginROW=b11111011;GA=b00000010;RA=b00000000;end19:beginROW=b11111011;RA=b00000100;GA=b00000000;end20:beginROW=b11111011;GA=b00001000;RA=b00000000;end21:beginROW=b11111011;RA=b000_____;GA=b00000000;end22:beginROW=b11111011;GA=b00_____0;RA=b00000000;end23:beginROW=b11111011;RA=b0_____00;GA=b00000000;end24:beginROW=b11111011;GA=b_____000;RA=b00000000;end25:beginROW=b11110111;RA=b00000001;GA=b00000000;end26:beginROW=b11110111;GA=b00000010;RA=b00000000;end27:beginROW=b11110111;RA=b00000100;GA=b00000000;end28:beginROW=b11110111;GA=b00001000;RA=b00000000;end29:beginROW=b11110111;RA=b000_____;GA=b00000000;end30:beginROW=b11110111;GA=b00_____0;RA=b00000000;end31:beginROW=b11110111;RA=b0_____00;GA=b00000000;end32:beginROW=b11110111;GA=b_____000;RA=b00000000;end33:beginROW=b11101111;RA=b00000001;GA=b00000000;end34:beginROW=b11101111;GA=b00000010;RA=b00000000;end35:beginROW=b11101111;RA=b00000100;GA=b00000000;end36:beginROW=b11101111;GA=b00001000;RA=b00000000;end37:beginROW=b11101111;RA=b000_____;GA=b00000000;end38:beginROW=b11101111;GA=b00_____0;RA=b00000000;end39:beginROW=b11101111;RA=b0_____00;GA=b00000000;end40:beginROW=b11101111;GA=b_____000;RA=b00000000;end41:beginROW=b11011111;RA=b00000001;GA=b00000000;end42:beginROW=b11011111;GA=b00000010;RA=b00000000;end43:beginROW=b11011111;RA=b00000100;GA=b00000000;end44:beginROW=b11011111;GA=b00001000;RA=b00000000;end45:beginROW=b11011111;RA=b000_____;GA=b00000000;end46:beginROW=b11011111;GA=b00_____0;RA=b00000000;end47:beginROW=b11011111;RA=b0_____00;GA=b00000000;end48:beginROW=b11011111;GA=b_____000;RA=b00000000;end49:beginROW=b10111111;RA=b00000001;GA=b00000000;end50:beginROW=b10111111;GA=b00000010;RA=b00000000;end51:beginROW=b10111111;RA=b00000100;GA=b00000000;end52:beginROW=b10111111;GA=b00001000;RA=b00000000;end53:beginROW=b10111111;RA=b000_____;GA=b00000000;end54:beginROW=b10111111;GA=b00_____0;RA=b00000000;end55:beginROW=b10111111;RA=b0_____00;GA=b00000000;end56:beginROW=b10111111;GA=b_____000;RA=b00000000;end57:beginROW=b01111111;RA=b00000001;GA=b00000000;end58:beginROW=b01111111;GA=b00000010;RA=b00000000;end59:beginROW=b01111111;RA=b00000100;GA=b00000000;end60:beginROW=b01111111;GA=b00001000;RA=b00000000;end61:beginROW=b01111111;RA=b000_____;GA=b00000000;end62:beginROW=b01111111;GA=b00_____0;RA=b00000000;end63:beginROW=b01111111;RA=b0_____00;GA=b00000000;end64:beginROW=b01111111;GA=b_____000;RA=b00000000;endendcaseendalways@posedgehd//记录红灯次数beginHONG=HONG+1;ifHONG9beginHONG=0;HONGS=HONGS+1;endelseifHONGS==3HONG==3beginHONG=1;HONGS=0;endendalways@posedgeld//记录绿灯次数beginLV=LV+1;ifLV9beginLV=0;LVS=LVS+1;endifLVS==3LV2beginLV=1;LVS=0;endendalways@posedgexh//记录循环次数beginXUN=XUN+1;ifXUN9beginXUN=0;XUNS=XUN+1;endendalways@posedgeCLK2beging=g+1;ifg==b110g=b000;caseg0:beginGG=b000;s=HONGS;end1:beginGG=b001;s=HONG;end2:beginGG=b010;s=LVS;end3:beginGG=b011;s=LV;end4:beginGG=b100;s=XUNS;end5:beginGG=b101;s=XUN;endendcasecases0:SS=b0111111;1:SS=b0000110;2:SS=b1011011;3:SS=b1001111;4:SS=b1100110;5:SS=b1101101;6:SS=b1111101;7:SS=b0000111;8:SS=b1111111;9:SS=b1101111;endcaseendendmodule点阵显示电路原理图第六章波形仿真图蓝线所示时刻红灯次数数码管显示26,绿灯次数数码管显示26,循环次数数码管显示02蓝线所示时刻红灯次数数码管显示32,绿灯次数数码管显示31,循环次数数码管显示00蓝线所示时刻红灯次数数码管显示32,绿灯次数数码管显示32,循环次数数码管显示00蓝线所示时刻红灯次数数码管显示01,绿灯次数数码管显示32,循环次数数码管显示01蓝线所示时刻红灯次数数码管显示01,绿灯次数数码管显示01,循环次数数码管显示01第七章管脚及硬件连线
4.1管脚锁定程序输入输出扩展下载板接口PIN程序输入输出扩展下载板接口PIN程序输入输出扩展下载板接口PINCLK175RA2175GA6197CLK283RA3176GA7198ROW085RA4177SS068ROW186RA5179SS169ROW287RA6187SS270ROW388RA71__SS371ROW4__GA0190SS473ROW590GA1191SS574ROW692GA2192SS612ROW793GA3193GG013RA0173GA4195GG114RA1174GA5196GG
2154.2硬件连线Clk1连线到频率组的低频组20号,CLK2连线到频率组的中频组11号,PIN85,PIN
86、PIN
87、PIN
88、PIN__、PIN
90、PIN
92、PIN93分别接点阵的ROW1——ROW8,PIN
173、PIN
174、PIN
175、PIN
176、PIN
177、PIN
179、PIN
187、PIN1__分别接点阵的RA1——RA8,PIN
190、PIN
191、PIN
192、PIN
193、PIN
195、PIN
196、PIN
197、PIN198分别接点阵的GA1——GA8PIN
68、PIN
69、PIN
70、PIN
71、PIN
73、PIN
74、PIN12分别接动态数码管的A--GPIN
13、PIN
14、PIN15分别接动态数码管的SS
0、SS
1、SS2第5章实验总结EDA课程设计是一个理论和实践相结合的过程,着力培养同学们的__思考和动手的能力在这两周的时间里,可以说是苦中有乐,虽然在设计的过程中遇到了一下困难,但是我真正学到了很多东西,学会了如何使用如何使用试验箱,如何利用verilogHDL语言设计电路等设计是一个历练的过程,我们可以从中学会__思考问题的能力设计一个东西最重要的是要有一个正确的思路,这就体现在学生的思考能力上我设计的是点阵显示电路,刚开始我不知道从何下手,思路理不顺,但是通过对数电知识的回忆和verilogHDL语言的学习,结合课题给定要求,自然就能理清它的前因后果在编程的过程中可以说是困难重重,用程序语言描述它的功能时刚开始漏洞百出,特别是在动态数码管显示部分,在位选__和数字输出方面描述得不好,致使错误重重,但是经过了仔细的思考和实际的研究,最终成功编译出来了,那是十分欣慰,真是功夫不负有心人啊在电路实现其功能的过程中要注意其管脚锁定和硬件连线,如果不细心实验也会失败____1阎石.数字电子技术基础.第五版.高等教育出版社2陈白郑兆兆周莲莲.EDA课程设计A指导书.燕山大学教务处2011年9月燕山大学课程设计评审意见表指导教师评语
①该生学习态度(认真较认真不认真)
②该生迟到、早退现象(有无)
③该生依赖他人进行设计情况(有无)平时成绩指导教师签字2012年1月5日图面及其它成绩答辩小组评语
①设计巧妙,实现设计要求,并有所创新
②设计合理,实现设计要求
③实现了大部分设计要求
④没有完成设计要求,或者只实现了一小部分的设计要求答辩成绩组长签字2012年1月5日课程设计综合成绩答辩小组成员签字2012年1月5日第2页共25页。