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1.1计算机是一种能自动地、高速地对各种数字化信息进行运算处理的电子设备1.2冯诺依曼计算机体系结构的基本思想是存储程序,也就是将用指令序列描述的解题程序与原始数据一起存储到计算机中计算机只要一启动,就能自动地取出一条条指令并执行之,直至程序执行完毕,得到计算结果为止按此思想设计的计算机硬件系统包含运算器、控制器、存储器、输入设备和输出设备各部分的作用见教材P10—P121.3计算机的发展经历了四代第一代见教材P1第二代见教材P2第三代见教材P2第四代见教材P21.4系统软件定义见教材P12—13,应用软件定义见教材P121.5见教材P14—151.6见教材P111.7见教材P6—81.8硬件定义见教材P9软件定义见教材P12固件定义见教材P131.91)听觉、文字、图像、音频、视频2)图像、声音、压缩、解压、DSP1.10处理程度按从易到难是文本图形图像音频视频第二章
2.1各数的原码、反码、补码和移码见下表十进制数真值二进制数真值原码表示反码表示补码表示移码表示1)--35/64--
0.
10001101.
10001101.
01110011.
01110100.01110102)23/
1280.
00101110.
00101110.
00101110.
00101111.00101113)--127--01111111111111111000000010000001000000014小数表示—1--
1.0000000————
1.
00000000.0000000整数表示—1--00000001100000011111111011111111011111112.227/64=00011011/01000000=
0.0110110=
0.11011×2-1规格化浮点表示为[27/64]原=101,011011000[27/64]反=110,011011000[27/64]补=111,011011000同理--27/64=--
0.11011×2-1规格化浮点表示为[27/64]原=101,111011000[27/64]反=110,100100111[27/64]补=111,1001010002.3模为29=10000000002.4不对,8421码是十进制的编码2.5浮点数的正负看尾数的符号位是1还是0浮点数能表示的数值范围取决于阶码的大小浮点数数值的精确度取决于尾数的长度2.61)不一定有N1N22)正确2.7最大的正数011101111111十进制数(1-2-7)×27最小的正数100100000001十进制数2-7×2-7最大的负数100111111111十进制数--2-7×2-7最小的负数011110000001十进制数--(1-2-7)×272.81)[x]补=
00.1101[y]补=
11.0010[x+y]补=[x]补+[y]补=
11.1111无溢出x+y=-
0.0001[x]补=
00.1101[--y]补=
00.1110[x-y]补=[x]补+[--y]补=
01.1011正向溢出2)[x]补=
11.0101[y]补=
00.1111[x+y]补=[x]补+[y]补=
00.0100无溢出x+y=
0.0100[x]补=
11.0101[--y]补=
11.0001[x-y]补=[x]补+[--y]补=
10.0110负向溢出3[x]补=
11.0001[y]补=
11.0100[x+y]补=[x]补+[y]补=
10.0101负向溢出[x]补=
11.0001[--y]补=
00.1100[x-y]补=[x]补+[--y]补=
11.1101无溢出X-y=-
0.00112.91)原码一位乘法|x|=
00.1111|y|=
0.1110部分积乘数yn
00.
00000.1110+
00.
000000.
000000.
000000.111+
00.
111100.
1111000.
0111100.11+
00.
111101.
01101000.
10110100.1+
00.
111101.
101001000.11010010Pf=xf⊕yf=1|p|=|x|×|y|=
0.11010010所以[x×y]原=
1.11010010补码一位乘法[x]补=
11.0001[y]补=
0.1110[--x]补=
11.0001部分积ynyn+
100.
00000.
1110000.
000000.1110+
00.
111100.
1111000.
0111100.
11100.
00111100.
1100.
000111100.1+
11.
000111.00101110[x×y]补=
11.001011102)原码一位乘法|x|=
00.110|y|=
0.010部分积乘数yn
00.
0000.010+
00.
00000.
00000.
00000.01+
00.
11000.
110000.
011000.0+
00.
00000.
01100000.001100Pf=xf⊕yf=0|p|=|x|×|y|=
0.001100所以[x×y]原=
0.001100补码一位乘法[x]补=
11.010[y]补=
1.110[--x]补=
00.110部分积ynyn+
100.
0001.
110000.
00001.110+
00.
11000.
110000.
011001.
1100.
0011001.1所以[x×y]补=
0.0011002.101)原码两位乘法|x|=
000.1011|y|=
00.00012|x|=
001.0110部分积乘数c
000.
000000.00010+
000.
1011000.
1011000.
0010110.
000000.
0000101100.0Pf=xf⊕yf=1|p|=|x|×|y|=
0.00001011所以[x×y]原=
1.00001011补码两位乘法[x]补=
000.1011[y]补=
11.1111[--x]补=
111.0101部分积乘数yn+
1000.
000011.11110+
111.
0101111.
0101111.
11010111.
111111.
1111010111.1所以[x×y]补=
111.11110101x×y=--
0.000010112)原码两位乘法|x|=
000.101|y|=
0.1112|x|=
001.010[--|x|]补=
111.011部分积乘数c
000.
0000.1110+
111.
011111.
011111.
110110.11+
001.
010001.
00011000.100011Pf=x⊕yf=0|p|=|x|×|y|=
0.100011所以[x×y]原=
0.100011补码两位乘法[x]补=
111.011[y]补=
1.001[--x]补=
000.1012[--x]补=
001.010部分积乘数yn+
1000.
0001.0010+
111.
011111.
011111.
1110111.00+
001.
010001.
00011000.100011所以[x×y]补=
0.
1000112.111原码不恢复余数法|x|=
00.1010|y|=
00.1101[--|y|]补=
11.0011部分积商数
00.1010+
11.
00111101101011.1010+
00.
110100.
01110.
100.1110+
11.
001100.
00010.
1100.0010+
11.
001111.
01010.
11001.1010+
00.
110111.
01110.1100+
00.
110100.0100所以[x/y]原=
0.1100余数[r]原=
0.0100×2—4补码不恢复余数法[x]补=
00.1010[y]补=
00.1101[--y]补=
11.0011部分积商数
00.1010+
11.
001111.
1101011.1010+
00.
110100.
01110.
100.1110+
11.
001100.
00010.
1100.0010+
11.
001111.
01010.
11010.1010+
00.
110111.
01110.1100+
00.
110100.0100所以[x/y]补=
0.1100余数[r]补=
0.0100×2—42)原码不恢复余数法|x|=
00.101|y|=
00.110[--|y|]补=
11.010部分积商数
00.101+
11.
01011.
111011.110+
00.
11000.
1000.
101.000+
11.
01000.
0100.
1100.100+
11.
01011.
1100.110+
00.
11000.100所以[x/y]原=
1.110余数[r]原=
1.100×2—3补码不恢复余数法[x]补=
11.011[y]补=
00.110[--y]补=
11.010部分积商数
11.011+
00.
11000.
001100.010+
11.
01011.
1001.
011.000+
00.
11011.
1101.
0011.100+
00.
11000.
0101.001+
11.
01011.100所以[x/y]补=
1.001+2—3=
1.010余数[r]补=
1.100×2—32.121)[x]补=21101×
00.100100[y]补=21110×
11.100110小阶向大阶看齐[x]补=21110×
00.010010求和[x+y]补=21110×(
00.010010+
11.100110)=21110×
11.111000[x-y]补=21110×(
00.010010+
00.011010)=21110×
00.101100规格化[x+y]补=21011×
11.000000浮点表示1011,
11.000000规格化[x-y]补=21110×
00.101100浮点表示1110,
0.1011002)[x]补=20101×
11.011110[y]补=20100×
00.010110小阶向大阶看齐[y]补=20101×
00.001011求和[x+y]补=20101×(
11.011110+
00.001011)=20101×
11.101001[x-y]补=20101×(
11.011110+
11.110101)=20101×
00.010011规格化[x+y]补=21010×
11.010010浮点表示1010,
11.010010规格化[x-y]补=21010×
00.100110浮点表示1010,
00.1001102.13见教材P702.141)
1.0001011×262)
0.110111*×2-62.151)串行进位方式C1=G1+P1C0G1=A1B1,P1=A1⊕B1C2=G2+P2C1G2=A2B2,P2=A2⊕B2C3=G3+P3C2G3=A3B3,P3=A3⊕B3C4=G4+P4C3G4=A4B4,P4=A4⊕B42并行进位方式C1=G1+P1C0C2=G2+P2G1+P2P1C0C3=G3+P3G2+P3P2G1+P3P2P1C0C4=G4+P4G3+P4P3G2+P4P3P2G1+P4P3P2P1C02.16参考教材P6232位两重进位方式的ALU和32位三重进位方式的ALU2.17F3F2F1F0Cn+4CnMS3~S0A3B3A2B2A1B1A0B0-1Cn+41A3B3A2B2A1B1A0B0-第三章
3.1见教材P793.2见教材P833.3与SRAM相比,DRAM在电路组成上有以下不同之处1)地址线的引脚一般只有一半,因此,增加了两根控制线RAS、CAS,分别控制接受行地址和列地址2)没有CS引脚,在存储器扩展时用RAS来代替由于引脚的限制,要分开接收行地址和列地址3.4见教材P883.51)(220×16)/(217×16)=23=82)(128k×16)/(16k×8)=8×2=163)16×8=128,CPU通过译码与片选方式选择模块板D0……D15CS……CS…………
3.6
(1)芯片1K×4位,片内地址线10位(A9--A0),数据线4位芯片总数为(16K×16)/(1K×4)=16×4=64片
(2)存储器容量为16K,故地址线总数为14位(A13─A0),其中A13A12A11A10通过416译码器产生片选信号CS0─CS15
(3)刷新信号周期为2ms/64=
31.3us
(4)若用集中式刷新,则刷新一遍用64个读/写周期死时间率为64×
0.1/2×1000=
0.32%
(1)0000H3FFFH4000H5FFFH6000HFFFFH
(2)CPU与芯片连接如图所示3.81)可采用多体交叉存储器或高速缓冲存储器来实现2)可参考P109图3-203.91)虚拟地址格式2912110页面号(18位)页内地址(12位)虚拟地址30位2)物理地址格式2112110页号(10位)页内地址(12位)物理地址22位3)页表的长度为1GB/4KB=256K3.101)程序运行的时间不相等第一种情况的运行时间要大于第二种情况的运行时间2)假设运行一条指令的时间为4T在四体交叉存储器中第一次取6条指令的时间=4T+5T=9T,以后均为8T重复执行80次的时间=79×8+9T=641T在四体交叉存储器中第一次取8条指令的时间=4T+7T=11T,以后均为8T重复执行60次的时间=59×8+11T=483T3.11M(x)=x1+x0=0011M(x)x3=x4+x3=0011000G(x)=x3+x+1=1011M(x)x3/G(x)=0011000/1011=0011+101/1011M(x)x3+R(x)=0011000+101=0011101海明码是0100011第四章
4.
11.见书P
1332.见书P
1343.见书P
1364.见书P
1365.见书P
1376.见书P
1497.见书P
1418.见书P
1429.见书P
14710.见书P
1544.
21.寄存器直接
2.寄存器间接
3.立即数
4.直接
5.相对、基址、变址
4.3寻址方式分为指令寻址方式和操作数寻址方式操作数寻址方式可分为
(1)隐含寻址
(2)立即寻址Data=D
(3)寄存器寻址Data=R
(4)寄存器直接寻址EA=R
(5)存储器直接寻址EA=A
(6)寄存器间接寻址EA=R
(7)存储器间接寻址EA=D
(8)相对寻址EA=PC+D
(9)基址寻址EA=R基址+D
(10)变址寻址EA=R变址+D
(11)复合寻址方式相对间接寻址EA=((RC)+D)间接相对寻址EA=(PC)+(D)变址间接寻址EA=((R)+D)间接变址寻址EA=(R)+(D)基址+变址寻址EA=(R)基址+(R)变址+D
4.4参见书P
1544.5不合理因为浪费了存储空间
4.6256-K-L条
4.7双操作数最多可拥有的指令数为255条,单操作数最多可拥有的指令数为63条,无操作数最多可拥有的指令数为64条
4.8变址寻址方式的访存有效地址是02B0H+001FH=02CFH变址寻址方式的访存有效地址是3A00H+001FH=3A1FH
4.9参见书P
1564.10指令格式及寻址方式的特点为
(1)操作码字段为4位,可指定16种操作,即16条指令;
(2)单字长(16位)两地址指令;
(3)操作数存放于两个寄存器中,是RR型指令,这种指令结构执行速度快;
(4)每个操作数可以指定8种寻址方式;
(5)该指令格式的寻址方式可以是寄存器直接寻址和寄存器间接寻址
4.11参见书P
1574.12某计算机字长为16位,主存容量为640K字,采用单字长单地址指令,共有80条指令试用直接、间接、变址、相对四种寻址方式设计指令格式解80条指令需占用操作码字段(OP)7位,寻址模式(X)2位,形式地址(D)7位其指令格式如下1598760OPXD寻址模式模式定义如下X=00直接寻址有效地址为EA=D
(27)X=01间接寻址有效地址为EA=(D)(64K)X=10变址寻址有效地址为EA=(R)+D
(27)X=11相对寻址有效地址为EA=(PC)+D
(27)其中R为变址寄存器(16位),PC为程序计数器(16位),在变址和相对寻址时,可采用交错相加的方式来产生有效地址其最大的寻址空间可达216+7=223〉220〉640K,故满足题目要求
4.13操作码的第0位和第1位组成4种不同的编码,分别代表不同字长的指令00代表字长为1字节的指令;01代表字长为2字节的指令;10代表字长为3字节的指令;11代表字长为4字节的指令每取出一个字(32位)时,根据该字的第0位和第1位可判断出这个字中的第一条指令包含多少字节,假如它包含n个字节然后看第n+1个字节的前两位,得出这个字中第二条指令包含多少字节,以此类推,可知这个字中包含的指令条数
4.14RS型指令中,64种操作需占用操作码字段(OP)6位,16个通用寄存器需占用4位,剩余地址码部分22位,故RS型指令的最大存储空间是32+22=54位
4.15清除R2可采用下面任意一条指令指令功能说明
(1)ADDR0,R0,R2R2(R0)+(R0)
(2)SUBR2,R2,R2R2(R2)-(R2)
(3)ADDR0,imm
(0),R2imm
(0)为立即数0,R2(R0)+
04.
161.对
2.错选用使用频度高的一些简单指令以及很有用但不复杂的指令
3.错只是相对CISC机要简单一些
4.错有乘、除指令和浮点运算指令
4.17参见书P159第五章
5.
11.见书P
1662.见书P
1693.见书P
1694.见书P
1695.见书P
1696.见书P
1717.见书P
1718.见书P
1719.见书P
19110.见书P
1915.
21.控制器
2.栈顶指示器
3.指令寄存器
4.指令计数器
5.水平、垂直
6.水平、垂直
7.控制存储器EPROM
8.同步控制
9.组合逻辑控制器
10.200ns延长机器周期或局部控制
5.
31.通用寄存器
2.AX或AL
3.状态寄存器中的ZF
4.状态寄存器中的OF
5.CX
6.IP
7.SP
8.IR
9.指令译码器
10.AC
5.4参见书P165~
1685.5参见书P
1895.6数据通路如下图所示其中,PC为程序计数器,本身具有加1的功能各部件可通过单总线相互连接起来,数据传送方向由箭头表示
5.7指令周期流程图如下所示
5.8节拍脉冲T1,T2,T3的宽度实际上等于时钟脉冲的周期或是它的倍数由此,T1=T3=20ns,T2=40ns所以主脉冲源的频率应为f=1/T1=50MHZ.根据时序信号关系,T1,T2,T3三个节拍脉冲的逻辑表达式如下T1=C1C2T2=C2T3=C1T1用与门实现,T2和T3则用C2的Q端和C1的Q端加非门实现,其目的在于保持信号输出延迟时间的一致性并与环形脉冲发生器隔离时序产生器逻辑图如下图所示
5.9采用循环移位寄存器形式当总清信号CLR使触发器C4置“1”时,门3打开第一个正脉冲φ通过3使触发器C1-C3清“0”由于时钟源输出10MHz(脉冲宽度100ns),经过半个主脉冲周期(50ns)的延迟,触发器C4由“1”状态翻到“0”状态,再经过半个主脉冲周期的延迟,第二正脉冲的上升沿作移位信号,使触发器C1-C3变为“100”状态,此后第二个φ,第三个φ连续通过门2成移位信号,相继变为“110”,“111”状态当C3变为“1”状态时(对应第4个正脉冲),其状态反映到C4的D端,因而在第4个正脉冲下沿将C4置“1”,门3复又打开,第5个正脉冲通过门3又形成清“0”脉冲,将C1—C3清零,于是下一个循环再度开始T1—T4是四个输出节拍脉冲根据已知条件,其译码逻辑表达式为T1=C1C2T2=C2C3T3=C3T4=C1这四个脉冲是等间隔宽度的脉冲,每个脉冲宽度为
16.7ns时序产生器逻辑图如下图所示
5.10
(1)主频为66MHz,所以,主频周期=1/66MHz=
0.015us,故一条指令执行时间=
0.015us×2×2=
0.061us,故每秒执行的指令条数=1/
0.061us=
16.4MIPS
(2)由题意,一条指令执行时间=
0.015us×2×(2+2)=
0.12us,故每秒执行的指令条数=1/
0.12us=
8.3MIPS
5.11参见书P
203、P
1925.12微指令所占的单元总数=(80×11+1)×32=881×32,所以控制存储器容量可选1K×
325.13
(1)假设判别测试字段中每一位作为一判别标志,那么由于有4个转移条件,故该字段为2位因为控制存储器为512单元,所以下一地址字段为9位故微命令字段=48-2-9=37位
(2)逻辑框图见书P203图
5.
275.14将一个微指令周期中的互斥性微指令信号组合在一个小组中,进行分组译码经分析,(e,f,h)和(b,i,j)可分别组成两个小组或两个字段,然后进行译码,可得六个微命令信号,剩下的a,c,d,g四个微命令信号可进行直接控制,其整个控制字段组成如下图所式01e01b10f10iacdg11h11j××××××××4位2位2位
5.
151.软件子程序调用是通过软件的方法调用乘法子程序来实现乘法运算的操作;硬布线控制逻辑是通过硬布线控制器所产生的控制信号来实现乘法运算;微程序控制是通过微程序控制器所产生的控制信号来实现乘法运算
2.速度最快的是硬布线控制逻辑,其次是微程序控制,速度最慢的是软件子程序调用
3.软件子程序调用不需要特殊的硬件部件;硬布线控制逻辑需要硬布线控制器;微程序控制需要微程序控制器
5.16参见书P
2115.
171.流水线的操作周期应按各步操作的最大时间来考虑,即流水线的时钟周期=100ns
2.若相邻两条指令发生数据相关,就停顿第2条指令的执行,直到前面的指令结果已经产生,因此至少要推迟2个时钟周期
3.若对硬件加以改进,如采用专用的通路技术,那么第2条指令的执行不会被推迟
5.18略
5.19参见书P229第六章
6.1采用总线结构的计算机系统中主存与外设的编制方法有两种一种是统一编址的方法一种是单独编址的方法.在单总线系统中设备的寻址采用统一编址的方法即所有的主存单元以及外设设备接口寄存器的地址一起构成一个统一的地址空间因此访内存指令与I/O指令在形式上完全相同区别仅在于地址的数值不一样.而在双总线系统中采用单独编址的方法cpu对内存总线和系统总线必须有不同的指令系统内存地址和I/O设备的地址是分开的当访问内存时由存储读存储写两条控制线控制;当访问I/O设备时由I/o读I/O写两条控制线控制.
6.2根据总线控制部件的位置判别总线使用权有限级别可分为集中式和分散式控制.集中式控制分为链式查询计数器查询和独立请求方式.
1.链式查询方式的主要特征是总线同意信号BG的传送方式;它串行地从一个I/O接口传送到另一个I/O接口.显然在查询链中离总线控制器最近的设备具与最高优先权离总线最远优先权最低.
2.计数器定时方式:总线上的任一设备要求使用总线时都通过BR线发出总线请求.总线控制器接到请求信号后在BS线为0的情况下让计数器开始计数计数值通过一组地址线发向各设备.每个设备接口都有一个地址判别电路当地质线上的计数值与请求总线的接口的地址相一致时该设备后的总线使用权.每次计数值可以从0开始也可以从终止点开始计数如果从0开始则各设备的优先次序与链式查询相同.如果从中止点开始则各设备的优先级都相同.
3.独立请求方式:每一个共享总线的设备均有一对总线请求和总线同意线.总线控制部件中有一个排队电路根据一定的优先次序决定首先响应哪一个设备并对该设备发出同意信号.独立请求方式的优点是响应时间快并且对优先次序的控制也很灵活.
6.3单总线采用统一编址方法,省去了I/O指令,简化了指令系统单总线结构简单,使用灵活,易扩充然而,由于主存的部分地址空间要用于外部设备接口寄存器寻址,故主存实际空间要小于地址空间此外,所有的部件均通过一条总线进行通信,分时使用总线,因此,通信速度比较慢通常,单总线结构适用于小型或微型计算机的系统总线双总线结构保持了单总线系统简单、易扩充的优点,但又在CPU和内存之间专门设置了一组高速的存储总线,使CPU可通过专用总线和存储器交换信息,并减轻了系统总线的负担,同时内存仍可通过系统总线直接与外设之间实现DMA操作,而不必经过CPU这种双总线系统以增加硬件为代价当前高档微型机中广泛采用这种总线结构三总线结构是在双总线系统的基础上增加I/O总线形成的其中系统总线是CPU、内存和通道(IOP)进行数据传送的公共通路,而I/O总线是多个外部设备与通道之间进行数据传送的公共通路,再DMA方式中,外设与存储器直接交换数据而不经过CPU,从而减轻CPU对数据I/O的控制,而“通道”方式进一步提高了CPU的效率由于增加了IOP,整个系统的效率将大大提高,然而这是以增加更多的硬件为代价换来的三总线系统通常用于中、大型计算机中
6.4答:同步通信:总线上的部件通过总线进行信息传送时用一个公共的时钟信号来实现同步定时这种方式称为同步通信无应答通信.同步通信具有较高的传输速率使用于总线长度较短各部件存取时间比较接近的情况.
6.5因为总线是公共的,为多个部件所共享,要有一个控制机构来仲裁总线使用权每当总线上的一个部件要与另外一个部件进行通信时,就应该发出请求信号在统一时刻,可能有多个部件要求使用总线,这时总线控制部件将根据一定的判决原则来决定首先同意哪个部件使用总线根据总线控制部件的位置,控制方式可分为集中式和分散式集中式特点是总线控制逻辑基本集中在一处分散式的特点是总线控制逻辑分散在总线各部件中集中式控制是三总线,双总线和单总线结构机器中常用的方式
6.6说明当G1=1时,设备A从电气上和总线断开;当G1=0时,若DIR=0,则从A设备传送到总线;若DIR=1,则从总线传送到A设备;当G2=1时,设备B从电气上和总线断开;当G2=0时,若DIR=0,则从B设备传送到总线;若DIR=1,则从总线传送到B设备
6.7总线是多个部件间的公共连线,它将不同来源和去向的信息在总线上分时传送,不仅可以减少传输线的数量,简化控制和提高可靠性,而且便于扩充和更新部件
6.8AGP总线是Intel于1996年提出的一个开放的新总线标准此总线标准主要是为了大幅度提高微型机的图形尤其是3D图形的处理能力.从外观上来看AGP总线插槽是主板上与ISA及PCI并排的一个新插槽它靠近PCI插槽但要比PCI插槽短颜色一般为褐色.74LS1814位ALUF3F2F1F074LS1814位ALUCn同左3:8译码器A14A15A16A0……A13A17A18A19CPU16k×8×2Y0Y1……Y6Y73:8译码器……ROM16K空8KRAM40KA设备B设备。