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计算机五大部件运算器、存储器、掌握器、输入设施、输出设施运算器完成算数和规律运算,并将运算的中间结果暂存在运算器存储器存放数据和程序掌握器掌握、指挥程序和数据的输入、运行及处理运算结果输入设施将人们熟识的信息形式转换为机器能识别的信息形式输出设施将机器运算结果转换为人们熟识的信息形式硬件名词解释寄存器暂存指令、数据、地址的存储设施算数规律单元(ALU):完成算数规律运算存储器存放数据和程序字一个存储单元中存放的一串二进制代码字节8位二进制代码字长字的长度在计算机系统中,地址总线的位数打算了内存储器最大的可寻址空间数据总线的位数与它的工作频率的乘积正比于该总线最大的输入/输出力量静态存储器是由晶体管构成的双稳态电路,存储器的住处不需要刷新建立高速缓冲的理论依据是程序访存的局部性原理是一种存储器Cache SRAM操作主要采纳停止访问主存、周期挪用、与交替访问DMA CPU DMA CPU推断题8421码就是二进制V只要运算器具有加法器和移位功能,再增加一些掌握规律,计算机就能实现各种算数运算V访问存储器的时间是由存储器容量打算的,存储器容量越大访问存储器就需的时间越CPU长X,一般状况下ROM和RAM在存储体中是统一编址的V扩展操作码是一种优化技术,它使操作码的长度随地址码和削减而增加,不同地址的指令可以具有不同长度的操作码VRISC的主要设计目标是削减指令书,降低软硬件开销V与微程序掌握器相比,组合规律掌握器的速度较快V在中,译码器主要用在运算器中选择多路输入数据中的某一路数据送到CPU ALUX组成总线不仅要有传输信息的传输线,还应有实现总线传输掌握的器件,既总线缓冲器和总线掌握器V全部的数据传送方式都必需由掌握实现CPU X在响应中断后可以马上响应更高优先级的中断恳求CPU X为了保证中断服务程序执行完毕以后,能正确返回到被中断的断点连续执行程序,必需进行现场保存操作V掌握存储器是用来存放微程序的存储器,它应当比主存储器速度快V设施的中断级别比其他外设高,否则可能引起数据丢失DMA V打算计算机计算精度的主要技术指标一般是指计算机的字长V计算机运算速度”指标的含义是指每秒钟能执行多少条操作系统的命令X运算速度”指标的含义是指每秒钟能执行多少条指令采用大规模集成电路技术把计算机的运算部件和掌握部件做在一块集成电路芯片上,这样的一块芯片叫做单片机X计算机的运算部件和掌握部件做在一块集成电路芯片上,这样的一块芯o片叫做微处理器某进位计数制,其左边位的权是其相邻的右边位的权的倍R11R V,,在计算机中所表示的数有时会发生溢出其根本缘由是计算机的字长有限V流水线中相关总是指在一段程序的相邻指令之间存在某种关系,这种关系影响指令的并行执行V对一个并行寄存器来说只要始终脉冲到来,便可以从输出端同时输出各位数据XDMA掌握器和CPU可以同时使用总线X在浮点运算起中阶码部件可实现加减乘除四则运算只有加减X中断屏蔽技术是用中断屏蔽寄存器对中断恳求线进行屏蔽掌握,因此只有多级中断系统才能采纳中断屏蔽技术X(全部正确描述)在微型计算机宽阔领域中,会计电算化属于计算机数据处理方面的应用计算机的内存储器是由和两种半导体存储器组成RAM ROM使用微机的过程中突然断电,RAM的保存信息会丢失ROM的保存信息不受影响半导体ROM是一种非易失性存储器一般状况下,和在存储体中是统一编制的RAM ROM静态和动态是一种易失性存储器RAM RAMCache的功能全部由硬件实现Cache和主存统一编制,即在空间的某一部分属于Cache错Cache中字块保存的是主存中相应字块的副本,是一种缓冲,而不是与主存处于同等地位的存储器,故不需要占Cache用主存空间掌握器和不能同时使用总线DMA CPU响应恳求后内部寄存器的内容不会被破坏CPU DMACPU打算计算机计算精度的主要技术指标是计算机的字长三态门是靠允许/禁止输出端上加入规律或者规律和高阻抗状态大多数微型计算机的10总线由地址总线数据总线掌握总线完成对外设的统一编制是给每一个外设至少设置一个地址码外部设施中断不能马上得到CPU的响应计算机运算速度的重要指标,是每秒执行多少条指令DMA只能是用于主存与外设之间数据交换方式一个更高优先级的中断恳求不肯定中断另一个中断处理程序的执行(当Cpu处于关中断状态或者更高级的中断源被屏蔽,不能中断)一个通道可以连接多个掌握器,而一个掌握器又可以连接若干台同类型的外部设施组成总线不仅要有传输信息的传输线,还应有实现总线传输掌握的器件,即总线缓冲器和总线掌握器大多数微型机的总线由地址总线、数据总线、掌握总线组成,因此,他们是三总线类型(他们三者是指总线的类型,不是指总线的结构X磁带存储器是纪录数字信号的设施不是模拟信号的设施输入输出设施的寻址方式是统一编制和独立编制设施的中断级别比其他外设高,否则可能引起数据丢失DMA一旦中断恳求消失,CPU必需执行完当前指令后,才可以转去受理中断在各种数据磁纪录方式,改进是调频制的纪录密度最高键盘属于输入设施,但显示器上显示的内容既有机器的输出结果,又有用户通过键盘入的内容,所以显示器既是输入设施,又是输出设施答案错,显示器无论是输出机器的结果还是输出键盘输入的内容均是向用户输出信息,所以显示器应属于输出设施在多重中断系统中,响应中断后可以马上响应更高优先级的中断恳求cpu(在爱护断点和现场和开中断之前不会马上响应)
28、中断级别最高的不肯定是不行屏蔽中断(与设计有关8086/8088内部中断就高)为了保证中断服务程序执行后能正确的返回到被中断的程序断点处连续执行程序,必需现场爱护Cpu响应中断时暂停当前程序的运行,自动转去执行中断服务程序关中断是允许中断触发器EINT=0,CPU不允许响应任何中断CPU响应中断后不是由用户通过关中断指令置0允许中断触发器,而是由硬件(中断隐指令)自动完成中断方式一般适合随机消失的服务CPU访问存储器的时间是由存储体的容量打算的存储容量越大,访问存储器所需的时间越长(主存是随机存储器,访问时间一样与容量无关)简答题字、位扩展P93冯诺依曼计算机的主要设计思想是什么,它包括哪些组成部分?答:冯诺依曼型计算机的主要设计思想是:采纳存储程序的方式,编好的程序和数据存放在同一个存储器中,计算机可以在无人干预的状况下自动完成逐条取出指令和执行指令的任务;在机器内部,指令和数据均采纳二进制码表示,指令在存储器中按挨次存放其主要组成部分有运算器、掌握器、存储器、输入输出设施,以及总线存储器系统的层次结构可以解决那些问题,实现存储结构的先决条件是什么,用什么度量?答存储器层次结构可以提高计算机存储系统的性能价格比,即在速度方面接近最高级的存储器,在容量和价格方面接近最低级的存储器实现存储器层次结构的先决条件是程序局部性,即存储器访问的局部性是实现存储器层次结构的基础其度量方法主要是存储系统的命中率,由高级存储器向低级存储器访问数据时,能够得到数据的概率为什么要有cache主存把CPU要访问的信息提前送到缓存,避开CPU与10设施争抢访存,削减空等提高效率;解决与主存速度不匹配的问题CPU主存与Cache之间为什么要建立地址映射,请简述三中不同的地址映射与主存容量相比,的容量很小,它保存的内容只是主存内容的一个子集为了把主Cache存块放到中,必需应用某种方法把主存地址定位到中,称作地址映射Cache Cache地址映射方式有全相联方式、直接方式和组相联方式三种全相联映射方式将主存的一个块映射到Cache中的任意一块上直接映射方式一个主存块只能映射到Cache的一个特定位置上去组相联映射方式将Cache分成u组,每组v块,主存块存放到哪个组是固定的,至于存到该组哪一块则是任意的主存地址格式P120CPU对DAM恳求和中断恳求的响应时间是否一样,为什么?答响应时间不同响应方式在指令周期的任一存取周期结束时,响应中断在CPUDMA指令执行结束时缘由采纳DMA方式交换数据,数据输入输出的速度很快,CPU必需以更短的时间查询和响应,否则数据丢失DMA交换数据三种方法停止CPU访问主存、周期挪用、DMA与CPU交替访问工作过程预处理、数据传送、后处理与中断方式比较DMA.从数据传送看,中断靠程序传送,靠硬件传送1DMA.中断有处理特别的力量,没有,主要用于大批数据的传送2DMA,3从CPU响应时间看,中断在一条指令执行结束时响应DMA可在指令周期内任一存取周期结束时响应
4.中断方式中断现行程序需爱护现场,DMA不用优先级比中断高
5.DMA为什么要把存储系统细分为若干个级别,目前微机的存储系统主要有哪几级存储器,是如何分工的答为了解决存储容量、存取速度和价格之间的冲突,通常把各种不同存储容量、不同存取速度的存储器按肯定的体系结构组织起来,形成一个统一整体的存储系统目前微机中最常见的是三级存储系统主存储器可由CPU直接访问,存取速度快但存取容量小,一般用来存放当前正在执行的程序和数据帮助存储器设置在主机外部,它的存储容量大,价格较低,但存取速度较慢,一般用来存放临时不参加运行的程序和数据,CPU不能直接访问帮助存储器当CPU速度很高时为了使访问存储器的速度能与CPU的速度匹配又在主存和CPU之间增设了一级它的读写速度比主存更快,但容量更小,用于存放当前正在执行的程序中的活cache,跃部分的副本,以便快速的向CPU供应指令和数据三级存储系统最终的效果是速度接近于cache的速度,容量是辅存的容量,每位的价格接近于辅存计算机存储系统分为哪几个层次?每一层采纳的存储介质主要是什么?其存储容量和存取速度的相对关系如何?缓存-主存、主存-辅存数据总线在一个总线周期中并行传送64位数据,总线时钟频率是100MHz,总线宽度是多少?64/8=8B8Bxl00MHZ=800MB/sCPU包括哪几个工作周期,每个周期分别的作用是什么?答CPU包括取指、间址、执行、中断四个工作周期取指周期作用取出指令并将其存放在IR寄存器中间址周期作用完成取操作数有效地址的任务执行周期作用依据不同的指令完成不同的微操作中断周期作用在执行周期结束后,要查询是否有恳求中断的大事发生,若有则转入CPU中断周期在中断周期,由中断隐指令自动完成爱护断点、查找中断服务程序入口地址以及硬件关中断的操作完整的总线传输周期包括哪几个阶段?简要叙述每个阶段的工作(P59)容量存储单元个数*存储字长地址存储单元的编号CPU:中心处理器,包含掌握器和运算器主机CPU与主存储器主存存放数据与程序,可直接与CPU交换信息辅存总线连接多个部件的信息传输线,各部件共享的传输介质数据兼容指令流地址流如何区分存储器中的指令和数据执行阶段取出的是数据,取址阶段取的是指令总线分类:
①申请安排阶段由需要使用各总线的主模块(或主设施)提出申请,经总线仲裁机构打算下一传输周期的总线使用权授于某一申请者(主模块申请,总线仲裁打算)
②寻址阶段取得了使用权的主模块通过总线发出本次要访问的从模块(或从设施)的地址及有关命令,启动参加本次传输的从模块(主模块向从模块给出地址和命令)
③传数阶段主模块和从模块进行数据交换,数据由源模块发出,经数据总线流入目的模块(主模块和从模块交换数据)
④结束阶段主模块的有关信息均从系统总线上撤除,让出总线使用权(主模块撤消有关信息)请简述Cache的基本工作过程答:当CPU读取主存中一个字时便发出此字的内存地址到Cache和主存此时Cache掌握规律依据地址推断此字当前是否在中若是,此字马上传送给;若非,则用主存读Cache CPU周期把此字从主存读出送到CPU,与此同时,把含有这个字的整个数据块从主存读出送到Cache中什么叫刷新?为什么要刷新?说明刷新有几种方法?答刷新对DRAM定期进行的全部重写过程;刷新缘由因电容泄漏而引起的DRAM所存信息的衰减需要准时补充,因此支配了定期刷新操作;常用的刷新方法有三种集中式、分散式、异步式集中式在最大刷新间隔时间内,集中支配一段时间进行刷新,存在访存死时间分散式在每个读/写周期之后插入CPU一个刷新周期,无访存死时间异步式是集中式和分散式的折衷CPU采纳总线结构有何优点?削减线路数目、高效快速的传输数据、可实现多个设施同时接受信息、简化系统结构、简化硬件设计中断的过程中断恳求、中断判优、中断响应、中断服务、中断返回中断服务程序的入口地址称作中断向量直接映射主存字快标记-字块地址-字块内地址Cache全相联映射主存字块标记-字块内地址组相联映射主存字块标记-组地址-组内地址-字块内地址
1.RR型指令——两个操作数均来自寄存器的指令不需要访问存储器,所以操作时花的时间最短型指令——两个操作数均来自内存的指令种指令虽访问存储器,但不需要进行地
2.SS址变换运算,所以节约了求有效地址运算的时间开销型指令一操作数分别来自寄存器和内存的指令,需要访问存储器,同时要通
3.RS过变址运算或基值运算变换求得有效地址,也需要时间所以操作时花的时间最长
4.程序掌握指令功能掌握程序的转向
5.包括无条件转移,条件转移,转子和返主,中断返回等指令
6.寻址特征位都为M,依据寻址方式确定位数OP-M-A算逻指令-RR取数存数-RS相对转移--地址格式
1.片内总线芯片内部的总线
2.系统总线CPU、10设施、主存之间的信息传输线
2.1数据总线传输各部件的数据信息,双向传递
2.2地址总线指出数据总线上的数据在主存单元的地址或10设施的地址,单向掌握总线发出各种掌握信号的传输线,双向
2.
33.通信总线计算机系统之间或与其他系统间的通信串行通信数据在单条位宽的传输线上,一位一位按挨次分时传送
2.
112.2并行通信数据在多条并行1位宽的传输线上同事传送总线掌握包括判优掌握和通信掌握,总线掌握器统一管理总线的一系列问题
1.判优掌握由总线掌握器按肯定的优先等级挨次确定哪个设施能使用总线
1.1链式查询总线同意信号BG串行地从一个10接口送到下一个10接口,若BG到达的10接口有总线恳求就不再往下传,该借口获得总线使用权并建立总线忙BS信号离总线掌握器近的设施有最高优先级,只需很少几根线就能实现总线掌握,但对电路故障很敏感,且优先级低的设施很难获得恳求计数器定时查询总线掌握器接到送来的总线恳求信号后,在总线未被使用的状况
1.2BR(下BS=0)内部的计数器开头计数,并通过设施地址线向各设施发出一组地址信号当某个恳求占用总线的设施地址与计数值全都时,便获得总线使用权优先次序可以转变,但增加了掌握线,掌握较为简单
1.3独立恳求方式每台设施均有一对总线恳求线和总线同意线,设施需要使用总线时便发出该设施恳求信号,总线掌握器内部有一排队电路,依据优先次序确定响应哪一台设施恳求响应速度快,优先次序掌握敏捷,但掌握线数量多,总线掌握更简单选择题移码主要用于浮点数中的阶码运算器负责算数运算和规律运算EPROM指光擦除可编程的只读存储器变址寻址中操作数有效地址等于变址寄存器内容加上形式地址若浮点数用补码表示,则推断运算结果是否为规格化数的方法是数符与尾数小数点后第一位数字相异为规格化数外围设施指除了CPU和内存以外的其他设施中断向量地址是中断服务例行程序入口地址的指示器某计算机字长位,存储容量是,若按字编址,则寻址范围是1664KB32K发生中断恳求的条件之一是一条指令执行结束机器周期通常采纳主存中存取一个指令字的最短时间来规定系统总线中掌握线的功能是供应主存、10接口设施的掌握信号和响应信号,,芯片容量为位,包括电源和接地端该芯片引出线最小数目是-RAM512*819在微型机系统中,外围设施通过设施掌握器与主板的系统总线相连接CPU中跟踪指令后继地址的寄存器是程序计数器某寄存器中的值有时是地址,因此只有计算机的指令才能识别它指令采纳跳动寻址方式可以实现程序的条件转移或无条件转移单地址指令中为了完成两个数的算数运算,除地址码指明的一个操作书外,另一个数常采纳隐含寻址方式在集中式总线仲裁中,独立恳求方式响应时间最快硬布线掌握器是一种由门电路和触发器构成的简单树形网络所形成的规律电路主机中能对指令进行译码的是掌握器冯诺依曼机工作方式基本特点是按地址访问并挨次执行指令下面对总线的描述准确完备的概念是两种信息源的代码不能在总线中同时传送同步信号之所以比异步信号具有较高的传输频率是由于同步通信用一个公共的时钟信号进行同步有关Cache的说法正确的是CPU内外都可设置cache在下面描述PQ总线基本概念中,不正确的表述是系统中允许只有一条PQ总线总线中地址线的作用是制定主存单元和10设施接口电路的选择地址存储周期是指存储器进行连续写操作所允许的最短时间间隔机器字长32位,其存储容量为4MB,若按字编址,其寻址范围是0-1MW在关中断状态下,不行响应的中断是可屏蔽中断在中断响应过程中,爱护的作用是使中断返回时能回到断点处连续原程序的执行PC在独立恳求方式下,若有几个设施,贝!J有几个总线恳求信号和几个总线响应信号填空题与主存,输入输出接口和系统总线合称为主机CPU在浮点补码加减运算中,当运算结果的尾数不是左规和右规形式时,需要进行规格化操作由若干一位加法器构成多位加法器时,进位可采纳串行进位法和并行进位法计算机系统中的存储器分为内存和外存在CPU执行程序时,将指令存放在IR中指令的编码将指令分成操作码、地址码等字段在微程序掌握中,计算机执行一条指令的过程就是依次执行一个确定的微指令序列的过程微指令执行时,产生后续微地址的方法主要有计数器方式、断定方式一条机器指令的执行可以与一段微指令构成的微程序相对应微指令可由一系列微命令组成操作数的存储位置隐含在指令的操作码中,这种寻址方式是隐含寻址存储器间接寻址方式指令给出的是操作数的有效地址所在的存储器地址,需要访问内CPU存单元才能获得操作数微命令的编码表示法是把一组相斥性的微指令信号编码在一起在寄存器之间建立数据通道的任务是由操作掌握器来完成的DMA操作方式主要通过单字节方式、连续方式、恳求方式三种方式操作类型数据传送、数据校验、数据检索Cache是高速缓冲存储器(简称快存),是为了解决CPU和主存之间速度不匹配问题而设置的建立高速缓冲存储器理论依据是程序访问的局部性常用的地址映射方式有直接映射、全相联映射、组相联映射三种地址映射是用来确定虚和实之间的规律关系信息在总线上有三种传送方式有三种分别为串行传送;并行传送;并串行传送对存储器的要求是容量大,速度快,成本低为了解决这三方面的冲突,计算机采纳多级存储和体系结构存储器的技术指标主要有存储容量、存取时间、存储周期和存储器带宽CPU能直接访问Cache和内存,但不能直接访问外存计算机存储系统一般指CPU内的寄存器、Cache.主存、外存、后备存储器等五个层次主存储器和之间增加的目的是解决和主存之间的速度匹配问题CPU CacheCPU存储周期是指为存储器进行连续读和写操作所允许的最短时间间隔存储器的刷新一般有集中式、分散式和异步式三种方式,之所以刷新是由于有电荷泄DRAM露、需要定期补充虚拟存储器指的是主存-外存层次,它给用户供应了一个比实际空间大得多的虚拟地址空间存储程序并按地址挨次执行,这是冯诺依曼型计算机的工作原理层次化存储体系涉及到主存、辅存、Cache和寄存器,按存取时间由短至长的挨次是寄存器,Cache,主存,辅存静态存储单元是由晶体管构成的双稳态电路,保证记忆单元始终处于稳定状态,存储的信息不需要刷新(或恢复)三级存储器系统是指高缓、内存、外存。